반도체 소자(7)- MOSFET ②

저번 글에 이어서 MOSFET에 대해 설명해보도록 하겠습니다. 특히 이번 글에서는 MOSFET의 non-ideal한 특성들에 대해서 설명해보겠습니다.

 

먼저 MOSFET의 성능이 좋다는 것은 어떤 것을 의미할까요? MOSFET의 성능은 크게 두 가지로 나누어 설명할 수 있습니다.

1) High ON current

MOSFET은 필연적으로 기생 cap 성분이 존재할 수밖에 없습니다. 이로 인해 RC delay가 발생하게 되는데요, 이는 소자의 switching 속도를 저하시키는 요인입니다. 이러한 RC delay의 영향을 가장 적게 받기 위해서는 ON current를 높여 cap을 빠르게 충전하도록 해야합니다. 따라서 high-speed switching을 위해서는 높은 ON current를 갖는 것이 좋습니다.

2) Low OFF current

Ideal한 상황에서 MOSFET이 OFF 상태라면 전류가 흐르지 않는 것이 맞지만, 실제로는 leakage current인 OFF current가 발생합니다. 이는 채널이 형성되기 이전에 depletion mode에서 존재하는 약간의 inversion charge에 의한 current라고 볼 수 있습니다. 소자가 OFF 상태일 때도 약간의 전류가 흐른다면 이는 쓸모없는 전력 낭비를 하게 되는 것이므로 low-power operation을 위해서는 이 OFF current를 최소화하는 것이 좋습니다.

 

위에서 설명한 것과 같이, V_TH에 도달하기 이전 (subthreshold)에 흐르게 되는 전류를 subthreshold current라고 합니다. 이는 weak inversion 상태에서 발생하는 current입니다.

Subthreshold current를 그래프를 통해 나타내면 위와 같습니다.

V_TH 이전의 V_GS 값에서 원래라면 전류가 흐르지 않아야 하지만, 실제 상황에서는 subthreshold current가 흐르게 됩니다. OFF state에서는 오른쪽 아래 그림과 같이 높은 전위 장벽이 형성되어 있어 source에서 drain으로 전자가 drift에 이동할 수 없는 상태이지만, diffusion에 의해 channel 영역으로 주입되기 때문에 subthreshold current가 발생하게 됩니다.

 

 

그렇다면 MOSFET의 성능을 최대화하기 위해서는 어떻게 하는 게 좋을까요?

먼저 ON current를 키우는 방식을 생각해보겠습니다.

I_D 식을 보면 공통적으로 V_TH와 I_D가 반비례하는 것을 알 수 있습니다. 즉, V_TH을 낮추면 I_D를 키울 수 있습니다. 하지만 왼쪽 그래프에서 transfer curve를 왼쪽으로 이동시키면 V_TH는 낮아지지만, V_GS = 0 V일 때의 전류 값인 OFF current는 High V_TH 상태일 때보다 증가하는 것을 알 수 있습니다. 

이를 V_TH design trade-off라고 합니다. 즉, V_TH를 적절한 값으로 설정해야 MOSFET의 성능을 최대화할 수 있다는 것입니다.

 

그렇다면 V_TH는 낮추면서 ON current를 높이는 방법은 없을까요?

위의 transfer cureve에서 그래프의 subthreshold 영역의 기울기를 가파르게 한다면 V_TH를 낮추면서도 OFF current가 너무 높아지지 않도록 할 수 있습니다.

 

여기서 새로운 개념을 정의할 수 있는데요, 바로 Subthreshold Swing (SS) 입니다.

SS는 아래 그림과 같이 log(I_D)-V_GS 그래프에서 기울기의 역수를 나타내는 값입니다. 이를 정성적으로 이해해보자면 I_D를 1 order (10배) 변화시키는 데 필요한 V_GS 양 입니다. 즉, SS를 통해 원하는 target 전류를 얻기 위해서는 얼만큼의 V_GS가 필요한지를 알 수 있습니다.

위에서 transfer curve의 기울기가 클수록 V_TH를 낮추면서 OFF current도 낮게 유지할 수 있다고 설명하였는데요, 이는 곧 SS가 작을수록 MOSFET의 성능이 발전한다는 것으로 생각할 수 있습니다.

 

Channel이 형성되는 strong inversion 상태에서는 전자들이 source에서 drain으로 drift에 의해 이동합니다. 하지만 weak inversion mode에서는 n⁺ source / p-Si / n⁺ drain 형태의 surface에서 전자들은 source에서 drain으로 diffusion에 의해 이동하게 됩니다. 

V_GS가 V_TH보다 커지면 Φ_s가 증가하고 이에 따라 surface에 존재하는 전자들이 지수함수적으로 증가하는 관계를 갖게 됩니다.

Φ_s는 게이트 산화막 (C_ox)과 Si의 depletion region (C_dep)에 의한 capacitance의 전압 분배로부터 Φ_s = [ C_ox / ( C_ox + C_dep ) ] V_G 로 나타낼 수 있습니다. 이를 SS를 나타내는 식에 대입하게 된다면 그림에서 가장 아래와 같은 식을 갖게 됩니다.

이때 kT/q·ln(10)는 상온에서 60 mV/dec의 값을 갖습니다. 따라서 SS는 필연적으로 60 mV/dec 이상의 값을 가질 수 밖에 없게 됩니다. 즉, MOSFET은 상온에서 이론적으로 60 mV/dec 미만의 SS 값을 가질 수 없습니다. 이는 subthreshold current가 diffusion에 의해 발생하고 channel의 전자는 minority carrier이기 때문에 확산이 발생할 수밖에 없기 때문에 bias로 제어할 수 없기 때문입니다. 

결국 diffusion mechanism으로 동작하는 이상 60 mV/dec 이상의 SS를 가질 수밖에 없는 것입니다. 이보다 작은 SS를 갖기 위해서는 동작 mechanism이 달라져야 합니다.

 

그리고 식에서 1+C_dep/C_ox 값은 body factor로 정의되며, 이는 MOSFET의 성능을 결정하는 factor가 됩니다. SS가 작아지기 위해서는 이 body factor가 작아져야 합니다.

MOSFET의 SS를 줄이는 방식은 크게 3가지로 나눌 수 있습니다.

① C_ox 키우기

첫 번째 방식은 body factor를 줄이는 방식입니다. 이를 위해서는 C_ox를 키우면 됩니다. C_ox를 키우기 위해서는 oxide의 thickness를 줄이는 방식과 high-k 물질을 사용하는 방식 (ε_ox를 키움)이 있습니다.

 

② C_dep 줄이기

두 번째 방식도 역시 body factor를 줄이는 방식으로, C_dep을 줄이면 됩니다. 이를 위해서는 depletion region의 width를 키우면 되는데요, 이는 substrate의 농도를 낮추는 방식으로 달성할 수 있습니다.

하지만 이렇게 doping 농도를 변화시키는 것은 MOSFET의 특성을 크게 변화시키기 때문에 많이 사용하는 방식은 아닙니다.

 

③ 동작 온도 변화

이는 실용적인 관점에서는 거의 사용하지 않는 방식이지만 room T보다 낮은 온도에서 MOSFET을 동작시킨다면 SS 값을 줄일 수 있습니다. 

 

이외에도 negative capacitance (C_ox < 0)를 갖는 oxide 물질을 사용하여 SS를 낮추는 방식 등이 있습니다. 

 

 

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또한 MOSFET에서는 성능에 변화를 주는 여러가지 non-ideal effect들이 존재합니다. 

가장 대표적으로는 short channel effect (SCE)라는 것이 있습니다. 지금까지 MOSFET은 충분히 긴 ㎛ 단위의 채널 길이를 갖는 long-channel MOSFET을 가정하였습니다. 하지만 시간이 흘러 MOSFET이 발전하기 시작하면서 채널의 길이가 줄어들게 되면서 MOSFET의 특성에도 변화가 발생하였습니다. 이에 대한 내용이 SCE인데요, SCE에 대해서는 내용이 많아서 따로 글을 작성할 예정입니다.

 

이번 글에서는 대표적인 MOSFET의 non-ideal effect들에 대해 소개하겠습니다.

 

1) Channel length modulation

V_DS > V_GS - V_TH가 되면 채널 영역 중 inversion layer가 형성되지 않고 depletion region만 남게 되는 구간이 발생합니다. 하지만 이전에도 설명했듯이, pinch-off 이후에도 I_D는 일정하게 saturation됩니다. 이는 채널이 끝나는 지점까지 걸린 전압은 V_DS,sat으로 일정하고 depletion region에서는 drift에 의해 이동하기 때문이었습니다. 

하지만 이것은 long-channel에서만 유효한 설명인데요, 이유는 MOSFET의 채널 길이가 짧아질수록 ΔL이 전체 채널의 길이 L에서 차지하는 비율이 커지기 때문입니다. 이렇게 되면 더이상 ΔL로 인해 짧아진 채널 길이에 의한 영향을 무시할 수 없게 됩니다. 

기존에 I_D를 나타내는 식에서 I_D 값은 L에 반비례했기 때문에 전체 채널의 길이가 L에서 L - ΔL이 된 만큼 전류의 값이 커질 것으로 예측할 수 있습니다.

위의 그림에서 여러 근사를 통해 결론적으로 short-channel에 해당하는 MOSFET에서 V_DS > V_GS - V_TH 일 때 I_D가 일정하게 saturation되는 것이 아니라 V_DS가 커질수록 I_D도 증가하는 것을 확인할 수 있습니다.

정리하자면, channel length 변화에 따라 MOSFET의 I_D가 변화하는 현상을 channel length modulation이라고 합니다. 

 

2) Velocity saturation

반도체 기초에 대한 글에서도 설명한 내용인데요, 반도체 내의 전자의 속도는 전기장에 비례합니다. 하지만 전기장이 커지면 속도도 무한으로 증가할까요? 

위의 그림에서처럼 전자의 속도는 특정 속력 v_sat에 saturation됩니다. 이는 전기장이 커질수록 scattering에 의해 전자의 속도가 감소하여 saturation되기 때문입니다. 

특히 E > 10⁴ V/cm 일 때 velocity saturation이 발생합니다. 예를 들면 1 ㎛의 채널 길이를 갖는 MOSFET에 V_DS = 1 V를 가해주면 E = 10⁴ V/cm이 되어 velocity saturaion이 발생합니다. 

이렇게 전자의 속도가 포화되면 J = qnv 에 의해 I_D도 포화되는 것을 알 수 있습니다. (오른쪽 그래프)

 

3) Mobility variation

Ideal한 상황에서는 mobility는 변화하지 않고 constant한 값을 갖습니다.  하지만 real MOSFET의 경우 전자가 source에서 drain으로 이동할 때 V_DS에 의한 수평 방향의 전기장 뿐만 아니라 V_GS에 의한 수직 방향의 전기장도 존재하기 때문에 surface 쪽으로 끌어당기는 힘도 존재하게 됩니다. 

따라서 전자가 채널 방향으로 수평하게만 이동하는 게 아니라 오른 쪽 그림과 같이 surface 쪽으로도 이동하고 surface와 부딪혀 아래로도 이동하는 등 surface scattering이 발생하게 됩니다. 이에 따라 mobility가 낮아지게 되는데, 이를 바로 mobility variation이라고 합니다. 

 

 

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위에서 설명한 바와 같이 channel length를 줄이면서 여러가지 non-ideal effect가 발생하게 되는데요, 그렇다면 MOSFET의 크기를 줄여야하는 이유는 무엇일까요?

 

일단 MOSFET의 크기를 점차 줄이는 것을 scaling, scaling down이라고 하는데요, scaling을 하는 이유는 크게 두 가지가 있습니다.

첫 번째로는 MOSFET의 성능을 향상시키기 위함입니다. 

MOSFET은 I_D를 키움으로써 operating speed를 향상시킬 수 있습니다. 이를 위해서는 mobility나 C_ox를 키우거나 V_TH를 낮추는 방식도 있지만, 채널 길이인 L를 줄이면 ON current를 향상시킬 수 있습니다. 

두 번째로는 칩의 단가를 줄일 수 있기 때문입니다.

소자 한 개의 크기가 감소한다면 하나의 웨이퍼 상에 더 많은 소자를 제작할 수 있게 됩니다. 즉, device density를 높여 chip cost를 줄일 수 있기 때문입니다.

 

이와 관련된 용어에는 PPA라는 것이 있습니다. 좋은 트랜지스터란 작고, 힘이 덜 들지만 성능은 좋은 상태를 말합니다. 이 세가지 조건을 PPA (Performance, Power, Area)라고 하며, High-Performance, Low-Power, Small-Area 를 위해 계속해서 MOSFET의 발전이 이뤄지고 있습니다.

 

위와 같은 이유로 1970년대 10 ㎛ 정도의 gate length를 갖는 소자에서 현재는 10 ㎚ 이하의 gate length를 갖는 소자를 갭발하고 있습니다. 

하지만 계속해서 SCE라는 비이상적인 효과들이 발생하게 되는데요, 채널의 길이가 짧아질수록 V_DS에 대한 영향도 커지기 때문에 SCE이 더욱 심화되는 상황입니다. 

그래서 2011년부터 intel에서 3D MOSFET을 개발하기 시작하면서 단순히 gate length를 줄이는 것 뿐만 아니라 MOSFET의 구조적 변화를 통해 성능을 향상시키기 위한 노력을 하고 있습니다. 

 

V_DS에 대한 영향이 커짐에 따라 반대로 V_GS의 제어 능력 (gating 능력, gate controllobility)을 키우기 위해서 double-gate MOSFET 과 같이 gate의 수를 늘리는 방식으로 MOSFET은 진화해왔습니다.

현재 많이 사용되고 있는 방식은 Fin FET으로 물고기 지느러미 모양의 채널을 갖는 구조로, 아래의 그림과 같습니다.

Fin FET의 경우에는 gate가 채널을 3 면 (Fin의 양면, 윗면) 으로 감싸고 있어 채널에 대해 gate가 높은 제어 능력을 갖게 됩니다. 

하지만 오른쪽 그림과 같이 Fin의 폭, 높이가 미세화에 따라서 산포가 발생할 수 있고 이에 따라 ΔV_TH를 제어하기 위해 정밀한 공정 제어가 필요하고, 우수한 선택비를 갖는 식각 공정이 요구된다는 단점이 존재합니다.

 

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그래서 채널을 4 면으로 감싸는 GAA (Gate-All-Around) FET 또한 현재 양산 중입니다. 

 

GAA구조는 아래와 같이 wire 형태와 sheet형태 두 종류가 있습니다. Nanowire GAA는 channel 폭의 총합을 넓히기 위해서 많은 층의 wire를 쌓아야 했고, 이는 공정을 더욱 복잡하게 만들었습니다. 삼성전자에서 이를 극복하기 위해 wire가 아닌 폭이 넓은 sheet의 형태의 GAA, MBCFET (Multi-Bridge Channel FET) 을 채택하였습니다.

현재 삼성전자에서는 3나노 공정부터 이러한 GAA 구조를 채택하고 있습니다. (TSMC는 3나노까지는 FinFET을 유지하고, 2나노부터 GAA 구조를 도입한다고 발표하였습니다.)

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이러한 MBCFET는 FinFET에 존재하는 한계를 극복할 수 있다는 장점을 갖는데요. 이는 아래와 같습니다.

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반도체 공정에서는 설계에 따라 전류의 양이 각기 다른 트랜지스터를 만들어야 합니다. 전류의 양을 조절하기 위해선 channel 폭을 늘리거나 줄여야 하는데 FinFET 구조는 게이트가 감싸고 있는 Fin의 높이를 조절할 수 없기 때문에 전체 channel 폭의 증가를 위해 Fin 개수를 수평 방향으로 증가 시키는 방식을 활용할 수 있습니다. 그러나 이 방법은 불연속적인 channel 폭의 조절만 가능합니다. Gate가 감싸고있는 Fin하나의 channel의 폭이 α라면 α의 배수로만 줄이거나 늘릴 수 있습니다. 즉, 소자의 유효 채널 폭이 양자화되어 설계 자유도가 감소한다는 단점이 있습니다.

이에 반해 MBCFET은 FinFET의 Fin을 옆으로 뉘어 위로 쌓은 형태이고, sheet 폭은 유연하게 증감이 가능하여 연속적인 channel 폭 증감이 가능하다는 장점이 있습니다.

 

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정리하자면 위에 그림과 같이 MOSFET은 크게 3가지 구조를 가지고 발전해오고 있습니다.

 

 

구조적 변경 뿐만 아니라 다양한 변화를 통해 MOSFET은 계속해서 발전해오고 있습니다.

2003년에는 Strained Si 기술을 통해 Si 채널에 응력을 가해 mobility를 향상시키는 방식을 도입했고

2007년에는 C_ox를 키우기 위해 high-k 물질을 dielectric으로 도입하고 poly-Si 대신 metal gate를 도입하는 HKMG 공정을 적용했습니다.

그리고 2011년부터는 FinFET을 적용하고 이후에는 multi-fin -> GAA 까지 발전시키고 있습니다.

 

그렇다면 무한정으로 scaling을 계속할 수 있을까요?

Source에서 drain으로 전자가 이동할 때 만약 채널의 길이가 1 ㎚ 근방이 된다면 scaling이 더이상 불가능합니다. 그 이유는 얇아진 barrier를 통해 tunneling이 발생하기 때문에 더이상 OFF state를 구현할 수 없게 되어 transistor로 동작할 수 없기 때문입니다.

따라서 새로운 구조와 material로 구성된 소자가 필요한 상황입니다.

 

다음 글에서는 이번 글에서 다루지 못한 MOSFET의 SCE에 대해서 설명드리도록 하겠습니다. 

 

 

참고

NEAMAN의 반도체 물성과 소자

youtube| Sungho Kim 기초반도체공학

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