이번 글에서는 본격적으로 MOSFET에 대해 설명드리도록 하겠습니다. MOSFET은 Metal-Oxide-Semiconductor Field-Effect-Transistor의 약어로, 이 용어에 대해서는 아래 설명드리겠습니다.
MOSFET은 MOS capacitor와 유사하지만 MOS cap 양단에 기판과는 반대의 극성을 갖는 source/drain이 추가되어 총 4개의 단자(gate, source, drain. body)를 갖는 소자입니다. Source는 이름에서 어느정도 유추할 수 있듯이, 전자의 공급원이 되는 단자입니다. 일반적인 경우에는 source와 body는 ground되어 있는 상태입니다. MOSFET의 동작 원리에 대해서는 뒤에서도 더 자세하게 설명하겠지만 먼저 간단하게 설명해보겠습니다.
지난 글에서 MOS cap의 여러가지 동작 mode들을 공부했었는데요, gate에 인가되는 전압에 따라 oxide 아래에 존재하는 semiconductor의 상태가 변화하였습니다. 그중, inversion이 발생하면 oxide-semiconductor 계면에 전자가 모여들게 되면서 n-type semiconductor와 같은 상태가 되었습니다. 마찬가지로 MOSFET에서도 gate에 인가되는 전압에 따라서 oxide-semiconductor 계면에 전자들이 모여드는 inversion이 발생하게 된다면 source와 drain을 연결하는 전자 다리가 형성되게 됩니다. 이를 channel이라고 하며, 이때 drain에 양의 전압을 가해주게 된다면 전자의 공급원인 source로부터 drain으로 전자가 drift하게 되고, 이에 따라 반대 방향으로 전류가 흐르게 됩니다.
이러한 동작 방식을 통해 MOSFET의 명칭을 이해해보자면, MOSFET은 MOS 구조를 갖는 전기장 효과를 이용한 transistor입니다. 즉, gate 전압에 의해 발생하는 E-field에 의해 semiconductor의 전기적 상태를 변화시켜 전도도를 조절하여 결론적으로 소자에 흐르는 전류를 조절할 수 있는 소자라는 의미입니다.
(+ Transistor는 transfet+resistor의 합성어로 쉽게 이해하면 가변저항, 스위치의 역할을 하는 소자라고 생각하면 쉽습니다.)
위에서 설명한 MOSFET의 동작 원리를 좀 더 자세하게 설명해보겠습니다.
만약, gate에 VFB 보다 작은 전압이 인가된다면 MOS cap에서와 동일하게 oxide-semiconductor 계면에는 p-type semiconductor의 majority carrier인 hole들이 모여드는 accumulation이 발생하게 됩니다. 이렇게 되면 source와 drain을 연결하는 다리가 형성되지 않기 때문에 drain에 양의 전압을 인가하여도 전자가 source로부터 drain으로 이동할 수 없게 됩니다.
에너지 밴드 관점에서 이를 설명해 보겠습니다. p-type semiconductor와 drain이 만나는 지점에서의 에너지 밴드를 확인해보면, 왼쪽은 p-type semiconductor로 hole들이 accumulation되어 있는 상태이기 때문에 EF이 더욱 EV에 가깝게 위치해 있는 것을 알 수 있습니다. 반대로 오른쪽은 drain 영역으로 n+으로 도핑되어 있기 때문에 EF이 EC에 가깝게 위치해 있는 상황입니다. 이미 에너지 밴드 적으로 높은 장벽이 형성되어 있는 상태라고 할 수 있습니다. 따라서 여기에 양의 VD를 가해주어도 potential 장벽이 더 높게 형성되기 때문에 hole이 drain 쪽으로 이동할 수 없게 됩니다. (source 쪽도 마찬가지로 이때와 대칭적으로 에너지 장벽이 형성되기 때문에 hole은 source 쪽으로도 이동할 수 없습니다.) 따라서 carrier의 이동으로 인한 전류가 형성되지 못하는 off state에 속하게 됩니다.
만약 gate 전압을 높여주게 되면 oxide-semiconductor 계면으로부터 hole들이 bulk로 멀어지면서 depletion region이 형성되게 됩니다. 하지만 여전히 source와 drain을 연결할 수 있는 다리를 형성하기엔 carrier가 부족한 상황입니다.
이 상태에서 더욱 gate 전압을 높여 VTH보다 커지게 된다면 oxide-semiconductor 계면에 inversion에 의해 전자들이 모이게 되면서 channel을 형성하게 되고 이에 따라 전류가 발생하게 됩니다.
이전까지 (그리고 앞으로도) p-type semiconductor를 기준으로 설명했는데요, 위에서 설명한 바와 같이 이때는 전자 채널이 발생하게 됩니다. 이러한 전자 채널을 n-channel이라고 하고 p-type semiconductor 기반의 MOSFET은 n-channel을 형성하기 때문에 n-MOSFET, NMOS라고 합니다. 반대로 n-type semiconductor를 사용하면 정공으로 구성된 channel인 p-channel이 형성될 것이고, 따라서 p-MOSFET, PMOS라고 합니다.
+ 여기서 추가적으로 CMOS (complementary MOS) 개념을 정의할 수 있습니다.
이는 NMOS와 PMOS가 서로 상보적 (대칭적)인 특성을 갖는 방식으로 동작하는 것을 의미합니다.
(예를 들어 VG > 0 이면 NMOS는 on, PMOS는 off 상태가 되고, 반대로 VG < 0 이면 NMOS는 off, PMOS는 on 상태가 되는 것)
NMOS/PMOS 이외에도 MOSFET에는 여러 종류가 있습니다.
바로 enhancement mode와 depletion mode인데요, 여기서 enhancement mode는 위에서부터 설명했던 MOSFET에 해당합니다. 이때는 VG = 0 V 일때는 channel이 형성되어 있지 않는 상태로, normally off 특성을 갖습니다.
반대로 depletion mode는 VG = 0 V일 때 channel이 형성되어 있는 상태로, 형성되어 있는 channel을 제거하기 위해 (= 소자를 off 시키기 위해) VG를 가해줘야 하는 mode입니다. 따라서, normally on 상태에 속합니다.
지금까지 MOSFET에 대해서 간단하게 알아보았는데요, 그러면 MOS cap과 MOSFET은 어떻게 다를까요?
위의 그림을 통해 설명드리자면, MOS cap은 gate에 인가되는 전압에 의해 수직한 방향의 E-field만이 존재합니다. 이로 인해서 채널에서는 위치에 관계 없이 모두 같은 E-field의 영향을 받기 때문에 같은 전압 값인 VGB이 걸리게 됩니다.
하지만 MOSFET은 VG 뿐만 아니라 VD에 의해 수평한 방향의 E-field도 존재하게 됩니다. 예를 들어서 설명해보겠습니다. VG에 3 V, VD에 1 V가 인가되고 source와 body는 ground되어 있다고 가정해보겠습니다. 채널을 하나의 막대 저항이라고 생각한다면 VS는 ground되어 있기 때문에 source 쪽 채널의 전압은 0 V가 되고, drain에 가까워질 수록 1 V에 해당하도록 전압이 분포하게 됩니다. 그럼 수직으로 인가되는 E-field는 어떻게 될까요? 채널에서 source에 가까운 쪽은 VGS에 해당하는 전압이 걸리게 됩니다. 즉, VG - VS = 3 - 0 = 0 V가 걸립니다. 하지만 drain에 가까운 위치로 이동할 수록 VD에 의해 채널의 전압 분포가 달라지고, drain 쪽에서는 VGD에 해당하는 전압 VG - VD = 3 - 1 = 2 V가 걸리게 됩니다.
채널 형성의 여부는 수직 전계에 의해 결정됩니다. 그런데 채널의 위치마다 전압이 다르게 분포하게 된다면 결국 위치에 따라 semiconductor의 inversion 유무가 달라집니다. 즉, 위치에 따라 동작 mode가 달라지게 됩니다.
따라서 inversion에 의해 형성되는 전하도 이러한 channel potential을 고려하여 새로운 식으로 정의됩니다.
+ 추가적으로 MOS cap이 아닌 MOSFET을 사용하는 이유에 대해서 설명해보겠습니다.
MOS cap이 아닌 MOSFET을 사용하는 이유는 고속 스위칭 동작을 위해서 입니다. MOS cap에서는 semiconductor가 inversion 상태가 되기 위해서는 p-type의 semiconductor의 majority carrier인 정공보다 더 많은 양의 전자 (minority carrier)가 계면에 쌓여야 합니다. 이는 MOS capacitor에서 high frequency 동작에서 bulk로부터 전자들이 모여들 수 없었던 것 (bulk로부터 전자들이 모이는 데는 일정 시간이 필요함; ms 수준의 긴 시간)과 같이 일정 시간이 소모되는 과정입니다. 따라서 고속 스위칭 동작을 하는 데는 적합하지 않습니다. 따라서 이러한 전자를 bulk로부터 생성시키지 않고 source에서 channel로 바로 주입되도록 하는 MOSFET을 채택하게 되었습니다. 따라서 source/drain을 고농도로 도핑하고, channel이 형성되면 확산에 의해 carrier들이 주입되어 GHz 정도의 빠른 속도의 스위칭을 가능하도록 하였습니다.
위에서 설명한 내용을 간단하게 그림으로 나타내었습니다. 다시 한 번 설명하자면, gate 전압에 의한 수직 전계 뿐만 아니라 drain 전압에 의한 전압 분포로 채널에 인가되는 전계가 채널의 위치마다 달라지게 되고, 결국에는 VG에서 channel potential인 V(x)을 뺀 전압 값이 threshold voltage 보다 커지게 될 때 inversion이 발생하게 됩니다.
MOSFET의 동작을 상황에 따라 더 자세하게 살펴보겠습니다.
먼저 VS와 VD는 ground 되어 있는 상태를 가정해보겠습니다.
이때 VTH 보다 작은 VG를 인가하게 되면 semiconductor는 accumulation 혹은 depletion 상태가 되므로 아직은 channel이 형성되지 않는 상태입니다.
같은 상태에서 VG만 증가시켜서 VTH보다 큰 VG를 인가시키면 strong inversion에 의해 semiconductor에 inversion layer가 형성됨으로써 channel이 형성됩니다. 하지만 VD가 인가되지 않았기 때문에 channel을 통한 carrier의 이동이 발생하지는 않으므로 전류는 흐르지 않습니다.
이 상태에서 작은 VD를 인가해보겠습니다. 그러면 수평으로 인가되는 전계에 의해 채널에 전압 분포가 달라집니다. 하지만 VD가 아주 작은 상태이기 때문에 VGS와 VGD 모두 VTH보다 큰 상태로, 채널의 모든 곳에서 inversion layer가 형성되어 있는 상태입니다. (하지만 drain 쪽 채널에서는 channel potential이 source 쪽 보다는 크기 때문에 inversion layer가 살짝 줄어든 상태인 것을 알 수 있습니다.) 특히 이 상태에서는 채널 (전자의 이동 통로)가 형성되고 있고, 전자를 끌어당기는 VD 값이 커지면 커질수록 전류도 증가하는 경향을 보입니다. 즉, VD에 따라 ID가 선형적으로 증가하는 linear region에 해당합니다.
계속해서 VD를 키우게 되면, VGS는 여전히 VTH보다 큰 상태이지만 VGD = VTH가 되는 point가 발생하게 됩니다. 이때 drain쪽 channel에서는 반전층이 끊어지는 pinch-off가 발생하게 됩니다.
Pinch-off보다 VD값이 커지면 drain 쪽 채널 영역의 channel potential이 증가하면서 channel (inversion layer)가 형성되지 않는 구간이 발생하게 됩니다. 이곳에서는 채널은 존재하지 않고 depletion region만 존재하게 됩니다. 이 상태에서도 전류는 흐르지만 VD가 증가하더라도 ID는 증가하지 않는 전류 포화가 발생하고 이때를 saturation region이라고 합니다.
이때, 채널이 형성되어 있지 않는데 어떻게 전류가 흐를지 궁금하실텐데요, 채널이 끊기게 되는 pinch-off 지점으로부터 drain 쪽으로 전자가 이동할 때는 depletion region에 발생하는 E-field에 의해 drift가 발생하기 때문에 carrier가 건너갈 수 있게 되는 것입니다. 이때는 VD가 증가하더라도 pinch-off 지점과 source 간의 전위 차는 VDSAT ( = VG - VTH)으로 유지됩니다. 또한 long channel에서는 pinch-off 지점과 drain 사이 거리 ΔL 가 채널 대비 매우 짧기 때문에 gate 전압에 의해 생성되어 이동하는 전자의 양은 동일합니다. 결국 VD가 증가하더라도 ID는 유지되는 saturation 현상을 보이게 됩니다.
위의 상황을 I-V curve에 대입해보면 위와 같은 output curve (ID - VDS) 를 완성할 수 있습니다.
이전까지 정리한 동작 원리를 기반으로 수식을 구해보면 (과정 생략) 다음과 같습니다.
Linear region에서 ID는 VDS와 linear한 관계를 갖고 증가하고, saturation region에서는 VDS와 무관한 ID 값을 갖는 것을 알 수 있습니다.
VGS가 증가하면 channel을 통해 이동할 전자의 수가 증가하기 때문에 ID도 커지게 됩니다.
위의 식을 바탕으로 transfer curve (ID-VGS)도 완성해보겠습니다. VDS < VGS - VTH인 구간에서는 linear region이 되므로 ID가 VGS와 linear하게 증가하는 것을 알 수 있습니다. 반대로 VDS > VGS - VTH인 구간에서는 saturation region이 되어 VGS의 제곱에 비례하여 ID가 증가하게 됩니다.
(cut-off에서는 채널이 형성되지 않아 전류가 흐르지 않는 상태입니다.)
부가적으로 transconductance (gm) 라는 개념을 정의해보겠습니다. 이는 VGS를 바꿨을 때 ID가 얼마나 바뀌는지를 나타내는 값으로, transistor의 on/off 특성을 나타내는 값입니다.
Ideal MOSFET은 off current를 최소화하고, on current를 향상시킴으로써 switching 기울기를 최대한 steep하게 제작해야 합니다. gm을 통해서 threshold voltage, on/off current ratio, SS(다음 글에서 설명할 내용)을 알 수 있습니다.
위의 식에서도 알 수 있듯이, ID를 키우기 위해서는 Cox 값을 증가시키면 됩니다. ( Cox = εox / tox 이므로 tox를 감소시키면 됨) 또한, 채널의 폭인 W를 키우거나 채널의 길이인 L을 줄이는 방식이 있습니다. 마지막으로는 μ를 증가시킬 수 있습니다. μ는 strain engineering 공법 (채널에 응력을 주는 방식)으로 증가시킬 수 있습니다.
다음은 body effect에 대해 설명드리도록 하겠습니다. 이전까지 MOSFET의 body는 ground시키는 것을 가정하였습니다. 하지만 body에 인가되는 전압에 의해 MOSFET의 특성이 변화될 수 있습니다. (이를 body effect라고 합니다.)
그림과 같이 body에 음의 전압을 인가한다고 가정해보겠습니다. 이렇게 되면 VS = 0 V 이기 때문에 VSB는 2 V로 양의 값이 됩니다. 이때 p-type semiconductor에 (+) 전압을 인가한 상태이기 때문에 reverse bias를 인가한 상황이 됩니다. 반대로 forward bias를 인가하게 된다면 body-source, body-drain 접합을 통해 (원하지 않는) 전류가 body에서 source/drain 쪽으로 흐르기 때문에 reverse bias를 인가해야 합니다.
기존의 energy band와 비교해서 body bias가 인가된 상황에서는 bulk 쪽에 밴드가 위로 상승하여 결론적으로 surface potential이 VSB에 해당하는 만큼 커지게 됩니다. 이에 따라 surface에 존재하는 정공들이 더욱 많이 bulk 쪽으로 이동하게 되고 이에 따라 depletion region의 폭 또한 증가하게 됩니다.
이렇게 되면 VTH도 변화하게 되는데요, 그 과정을 살펴보겠습니다.
양의 VSB이 인가되면 위에서 설명한 것과 같이 depletion region의 폭이 증가합니다. 따라서 Qdep이 증가하게 되고 이에 따라 VTH도 증가합니다.
이를 정성적으로 이해해보면, 정공들이 VSB에 의해 body쪽으로 모이게 되면서 depletion region이 증가하게 되는데요, 마찬가지로 depletion region에 존재하는 fixed charge의 양도 증가합니다. 이 (-) 전하들은 channel의 형성을 방해하기 때문에 이 증가한 fixed charge의 양을 상쇄할 수 있을만큼 더 큰 양의 게이트 전압이 인가되어야 channel이 형성되게 됩니다. 따라서 VTH 값이 증가하게 됩니다.
이를 그래프로 다시 나타내자면 다음과 같습니다. √ID - VGS 그래프에서 x 절편 값은 VTH에 속하는데요, VSB가 증가할 수록 VTH도 오른쪽으로 shift 되는 것을 확인할 수 있습니다.
Body effect가 중요한 이유는 MOSFET의 VTH를 제할 수 있는 parameter 중에 하나가 되기 때문입니다.
위에서 정리했던 식을 이용해서 다시 한 번 VTH를 식으로 정의해보겠습니다.
여기서 γ는 body effect coefficient로, body bias가 얼마나 민감하게 VTH를 변화시키는지를 나타내는 척도입니다. 도핑 농도가 높을수록, Cox 값이 작을수록 body effect가 크게 발생하게 됩니다.
그렇다면 이 γ 값이 큰 것이 좋을까요?
Body bias에 의해 VTH를 제어할 수 있다는 특성이 있지만, 회로 관점에서는 body effect가 최소화 되어야합니다. 회로 구성에 따라 body에 전압이 인가되는 경우가 있을 수 있는데요, 이때 만약 음의 VB 값을 갖게 된다면 VTH가 증가하게 되고 결국에는 전류가 작아지게 됩니다. (즉, 안정적인 VTH 값을 갖지 못해 소자에 흐르는 전류도 민감하게 변화하는 현상이 발생합니다.) 이에 따라 소자의 속도와 같이 특성에 영향을 미치게 되기 때문에 body effect는 최소화 하는 것이 좋습니다.
Body effect를 최소화하기 위해서는 γ 값을 줄여야 합니다. 그러기 위해서는 Cox를 증가시켜야 합니다. Cox는 oxide의 thickness를 줄임으로써 증가시킬 수 있습니다. 하지만 oxide thickness를 무한정으로 줄일 수는 없습니다. 두께가 감소할수록 터널링에 의한 누설 전류가 증가하는 이슈가 발생하기 때문입니다. 따라서 도입된 것이 바로 high-k material입니다. 높은 유전율을 갖는 물질을 dielectric으로 사용하여 Cox 값을 효과적으로 높여 body effect를 최소화 시킬 수 있습니다. 그 이외에도 retrograde body doping방식이 있는데요, 이는 얇은 표면층을 낮은 도핑 농도로 도핑하고 그 아래로는 높은 도핑 농도로 도핑하는 방식입니다. 이후 글에서 다룰 short channel effect(SCE) 부분에서 더 자세하게 설명하겠지만, retrograde body doping은 SCE를 최소화하는 방식 중 하나입니다. 이는 차치하고 왜 body effect를 최소화할 수 있는지에 대해서만 집중해서 설명드리도록 하겠습니다. 이전 pn junction에서도 설명드렸던 내용인데, depletion region의 폭은 저농도로 도핑된 영역의 폭이 영향을 많이 끼칩니다. 즉, 낮게 도핑된 표면 영역에서는 전체 Wdep에서 많은 비율을 차지 하고 높게 도핑된 영역은 낮은 비율을 차지합니다. VSB에 의해서 정공들이 body쪽으로 이동하게 되어 높은 도핑 농도를 갖는 영역에서의 depletion region이 증가합니다. 하지만 이는 전체 Wdep에서 차지하는 비율이 적습니다. 즉, 결론적으로 VSB이 인가되어도 depletion region의 폭이 상대적으로 거의 변하지 않게 되어 body effect가 최소화됩니다.
Body effect 이외에도 VTH를 변화시킬 수 있는 방법에 대해 설명드리고 마치도록 하겠습니다.
위의 식에서 VTH를 나타내는 데 총 4 개의 항이 존재합니다.
① Φms
게이트와 반도체의 일 함수 차로, 게이트 전극의 소재가 바뀌지 않는다면 크게 변동되지 않습니다. 또한, poly-Si을 게이트 전극으로 사용하는 경우에도 도핑에 의한 EFm 변화에 의해서도 Φms 변화는 크지 않습니다.
② Qi / Cox
Qi는 산화막 내 전하를 나타내는 것으로, 현대 반도체 공정에서는 그 양이 매우 작고 게이트 산화막의 두께도 얇아 (tox 작음 -> Cox 큼) 무시할 수 있는 수준입니다.
③ 2Φf
Φf는 기판 농도와 관련 있지만Φms와 유사하게 도핑에 의한 EFs의 변화에 의해 VTH 변화는 크지 않습니다.
④ - Qdep / Cox
Qdep은 depletion region의 전하량으로 기판 농도와 게이트 길이, 기판 바이어스 함수입니다. 따라서 VTH가 변화했다면 기판의 농도변화 (이온주입 혹은 후속 열처리 공정)에 문제가 없었는지 확인해야 합니다. 또한 Cox는 게이트 산화막의 두께에 반비례하므로 이를 얇게할수록 VTH가 감소하게 됩니다.
추가적으로 gate dielectric 물질을 high-k 물질을 사용하여 Cox를 높여 VTH를 감소하게 할 수 있습니다.
즉, 정리하자면 VTH를 modulation 하는 방법은 다음과 같습니다.
VTH를 modulation하는 방식은 크게 3 가지 방식이 있습니다. 첫 번째로는 workfunction을 조절하여 Φms를 바꾸는 방식입니다. Gate 물질에 따라 고유의 workfunction 값을 갖는데 이를 이용하여 적절한 VTH를 갖도록 gate 물질을 변경하는 방식을 사용할 수 있습니다. Poly-Si gate를 사용한 이유 중 한 가지도 workfunction을 조절하여 VTH를 제어할 수 있기 때문이었습니다. 두 번째 방식은 Cox 값을 조절하는 것입니다. Cox = εox / tox 의 관계식에 의해 높은 유전율을 갖는 (high-k) gate dielectric을 사용하거나 oxide의 두께를 감소시키면 Cox가 증가하여 작은 gate 전압에도 쉽게 inversion layer를 형성할 수 있기 때문에 VTH가 감소합니다. (Q = CV에 의해 같은 전압에 대해 더 많은 전하를 유도하여 더 쉽게 inversion layer를 형성하기 때문) 마지막으로는 기판의 농도나 기판 바이어스를 조절하는 방식이 있습니다. 먼저 기판의 dopant 농도를 증가시키면 inversion layer를 형성하는 데 더 큰 gate 전압이 필요하기 때문에 VTH가 증가합니다. 또한 기판 바이어스를 인가하면 (VB < 0, VSB > 0) depletion region이 확장되어 증가한 공핍 영역의 전하를 보상하기 위해 더 큰 gate 전압이 필요하게 되어 VTH가 증가합니다.
다음 글에서는 MOSFET의 non-ideal effect들에 대해 설명하도록 하겠습니다~
