반도체 소자(8)- short channel effect

 

이번 글에서는 MOSFET의 크기가 줄어들면서 발생하는 short channel effect (SCE)에 대해 정리해보겠습니다.

지난 글에서도 언급하였지만 소자의 크기를 줄이는 데는 성능 향상과 집적도 향상이라는 목표가 있습니다. 채널의 길이 L을 줄이게 되면 전류 I_D는 증가하고 이는 결국 채널의 저항이 감소하는 것과 같습니다. 또한 채널의 길이를 줄이면 채널의 area가 감소하여 결론적으로 채널에 존재하는 capacitance가 감소합니다. 결국 RC delay를 일으키는 저항과 cap 성분이 감소하면서 더욱 빠른 switching이 가능해집니다. 또한 소자의 크기가 줄어들면 하나의 웨이퍼 위에 더욱 많은 수의 소자를 제작할 수 있기 때문에 비용적인 측면에서도 장점을 갖습니다.

 

하지만 이렇게 소자의 크기가 줄어들게 되면 기대했던 만큼 I_D가 증가하지 않고 소자의 특성이 좋지 않게 되는 SCE가 발생합니다. 이러한 SCE의 주된 원인은 기존에 채널을 제어하는 역할을 하던 V_G 대신 V_D에 의해 채널이 제어되는 역할을 하게 되는 것입니다. 채널이 짧아질수록 이러한 V_D의 영향이 커지기 때문에 SCE는 심화됩니다.

 
이번 글에서는 SCE의 여러가지 종류와 개선 방안에 대해서 설명드리겠습니다. 

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① V_TH roll-off

 MOSFET에서 채널 길이가 짧아지면서 threshold voltage가 감소하는 것을 V_TH roll-off라고 합니다. 이는 채널 길이가 짧아지면서 source와 drain이 가까워지고 이로 인해 source, drain에 의해 형성되는 공핍 영역의 비율이 증가하면서 charge sharing 현상이 증가하기 때문입니다.

아래 그림에서 charge sharing에 대해 설명드리겠습니다.

Source/drain과 substrate 사이에는 pn junction에 의한 공핍영역이 존재합니다. 이러한 공핍영역은 채널이 형성되는 영역을 어느정도 차지하고 있는데요, 이에 따라서 charge가 공유되는 charge sharing이 발생합니다. 만약 채널의 길이가 짧아지게 된다면, 이렇게 charge 가 공유되는 영역의 비중이 증가하게 됩니다. 이때, 기판은 source/drain보다 상대적으로 낮은 도핑 농도를 가지고 있어 공핍 영역이 기판 쪽으로 확장되어 있고 이 공핍영역에서는 음이온화 된 원자들에 의해 음전하가 형성되어있기 때문에 이 부분은 게이트 전압을 크게 인가하지 않아도 채널이 형성되게 됩니다. 즉, 더 낮은 게이트 전압을 인가하더라도 채널이 형성되기 때문에 V_TH가 감소하는 현상이 발생합니다. 

V_TH roll-off를 그래프로 나타내면 위와 같습니다. X축의 게이트 길이가 감소할수록 V_TH가 감소하는 것을 확인할 수 있습니다. 특히 V_DS 값이 커질수록 V_TH가 크게 감소하는 것을 알 수 있는데요, 이는 V_DS에 의해 공핍 영역이 확장되면서 charge sharing 현상이 심화되기 때문입니다. 

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그러면 V_TH가 감소하는 것이 나쁜 것일까요?

소자의 전력 소모를 낮추고 performance를 향상하기 위해서는 V_TH를 낮춰야합니다. 하지만 V_TH가 감소하면 off current (leakage current)가 증가하는 문제점이 있습니다. 따라서 단순히 V_TH를 낮추는 것은 여러 문제점이 발생하기 때문에 의도하지 않은 V_TH 저하는 소자의 성능 악화를 가져올 수 있습니다.

V_TH roll-off를 식으로 나타내면 다음과 같습니다.

V_TH roll-off를 개선하기 위해서는 크게 두 가지 방향으로 접근할 수 있습니다.

 

(1) W_dep 감소
Source/drain - 기판 사이에서 발생하는 공핍 영역에 의해 V_TH roll-off가 발생하기 때문에 기판의 도핑 농도를 증가시켜서 S/D - body 사이의 도핑 농도 차이를 줄이면 W_dep을 줄일 수 있습니다. 이렇게 되면 채널 부근의 전하 밀도가 높아지기 때문에 MOSFET의 게이트 입장에서는 inversion layer를 형성하기 위해서는 더 높은 V_GS를 인가해야합니다. 따라서 V_TH가 증가하는 결과가 발생하게 됩니다.

(2) r_j (junction depth) 감소
Source와 drain의 깊이를 얕게 한다면 pn junction에 의해 발생하는 공핍 영역의 면적을 줄일 수 있기 때문에 shallow junction 형성을 통해 source/drain의 junction depth를 줄이는 방식이 있습니다. 이렇게 되면 shallow junction에서는 depletion region이 얕아져 전기장이 좁은 범위에 집중되어 기생 cap 성분을 최소화할 수 있습니다.
Shallow junction은 뒤에서 설명할 punch-through 의 해결 방안으로도 쓰입니다.

 

② DIBL (Drain-Induced Barrier Lowering)

DIBL은 V_TH roll-off의 대표적인 현상이라고 할 수 있습니다. 이는 채널의 길이가 감소하면서 drain 전압에 의해 누설전류가 증가하는 현상입니다. 양의 drain 전압이 인가되어 있을 때 drain과 body 사이에는 reverse bias가 인가되어 body 방향으로 공핍영역이 확장됩니다. Long channel의 경우 drain 전압이 인가되어도 채널의 위치 에너지가 더 높기 때문에 source에서 drain으로 전자가 이동하지 못합니다. 하지만 채널의 길이가 감소하게 된다면 electric field는 더욱 강해지고 drain-body에서 형성되는 공핍영역이 채널 영역을 침범하게 되고, 더 높은 drain 전압이 인가되면 source와 body 사이의 에너지 장벽을 낮춰 source에서 drain으로 전자가 쉽게 이동하게 됩니다 (즉, V_TH를 낮춤). 이로 인해서 기존의 long channel에서는 게이트 전압을 통해 장벽을 낮춰 전자들이 channel로 주입되도록 제어하는 역할을 했다면, DIBL 현상에서는 게이트의 controllobility는 감소하고 drain 전압에 의해 leakage current가 발생해버리게 됩니다.  

 

오른쪽은 DIBL을 정의하는 식 입니다. 결국에는 drain 전압에 의해 V_TH가 얼마나 감소하는지를 나타내는 것으로, DIBL 값이 클수록 drain 전압에 민감한 소자라는 것을 알 수 있습니다.

그리고 이러한 DIBL은 채널의 길이가 짧아질수록 심화됩니다.

 

DIBL의 해결 방안은 (1) retrograde doping과 (2) lightly-doped drain (LDD)가 있습니다.

(1) Retrograde doping

이는 기판을 일정한 도핑 농도로 도핑하는 것이 아니라 표면을 비교적 낮은 도핑 농도로 도핑하고, 기판 아래 쪽으로 갈수록 급격하게 높은 도핑 농도를 채택하는 방식입니다.
표면을 상대적으로 낮은 도핑 농도로 도핑하면 surface scattering을 줄일 수 있어 carrier mobility를 향상시킬 수 있고, depletion이 확장되는 것을 막을 수 있습니다.

 

위의 그림처럼 retrograde doping을 사용했을 떄 W_dmax가 감소하는 것을 확인할 수 있습니다.

 

(2) Lightly-Doped Drain (LDD)

LDD는기판과 source/drain 의 농도차이를 줄여 E.field를 완화하기 위한 방식입니다. Heavily doping되어 있는 source/drain 영역의 바로 옆 부분을 낮은 도핑 농도로 도핑하여 채널 방향으로 depletion region이 확장되는 것을 막습니다. 이 방식을 채택하면 최대 전계 값을 낮출 수 있어 hot carrier 제어에도 효과적입니다. 하지만 기존 n⁺ 고농도 대비 저농도 n^-로 인해 source와 drain의 직렬 저항이 증가하여 on current가 감소하는 문제가 발생합니다. (trade-off)

 

위의 그림처럼 LDD를 이용하는 경우 E.field의 최대값이 감소하는 것을 알 수 있습니다.

 

③ Punch-through

3번째 SCE는 punch-through입니다. Punch-through는 DIBL 현상이 심화된 것과 같은 상황인데요, drain 전압이 증가하면서 drain-body, source-body의 pn junction에 의해 형성된 공핍 영역이 서로 맞닿아 게이트 전압의 제어를 받지 못하고 substrate 표면이 아닌 하부로 leakage current가 흐르는 현상입니다. MOSFET의 경우 channel을 통해 전하들이 이동하며 전류가 흘러야 하지만, punch-through는 공핍 영역끼리 만나는 charge path에 의해 공핍 영역 내 E.field에 의해 전하들이 이동하게 됩니다. 이렇게 되면 DIBL과 마찬가지로 게이트 전압에 전류가 제어되는 것이 아니라 drain 전압에 의해 원하지 않는 leakage current가 발생하게 됩니다.

 

Punch-through를 해결하는 방안은 drain-body에서 형성되는 공핍 영역을 감소시키면 됩니다. 또한 E.field가 edge로 집중되는 것을 박아 punch-through를 방지할 수 있습니다.

(1)  Halo doping (pocket implant)

첫 번째로는 source와 drain의 옆 쪽에 s/d과 반대 type의 도펀트로 고농도 도핑 (p⁺)하는 halo doping입니다. Halo doping은 drain-body, source-body의 pn junction에서 발생하는 공핍 영역이 확장되는 것을 억제하면서 punch-through를 막을 수 있습니다. 
이 halo doping의 위치는 LDD의 아래쪽으로, 공정 순서는 halo doping → LDD doping → source/drain 으로 진행됩니다.

 

 

하지만 이러한 halo doping에 의해 reverse short-channel effect (RSCE)가 발생한다는 문제가 있습니다. 이는 SCE과 반대로 채널 길이가 감소함에 따라 V_TH가 증가하는 현상으로, V_TH roll-up이라고도 불립니다. Halo doping이 위치한 채널 부분에서는 inversion layer를 형성하기 위해서는 더 높은 게이트 전압이 필요하게 됩니다. (높은 p⁺ 도핑이 되어 있기 때문에) 따라서 V_TH가 증가하는 현상이 발생합니다.

하지만 이는 halo doping이 아닌 dopant를 activation하기 위한 annealing에 의해서 발생하는 것이라는 주장도 있습니다. p-type impurity들이 source/drain의 edge로 모여들게 되고, accumulate하게 되면서 V_TH가 증가하는 것이라고 합니다. 따라서 현재는 다양한 열처리 공정을 통해 RSCE를 줄이고 있다고 합니다.

 

(2) Shallow junction

Shallow junction은 V_TH roll-off를 줄이는 방안으로 이야기 했었는데요,  pn junction에서 발생하는 공핍 영역을 최소화 하면서 기생 cap을 최소화할 수 있기 때문입니다. 이외에도 E.field의 peak는 edge 부분에 집중되는 경향이 있는데, junction을 얕게 하면 lateral 방향보다 vertical 방향으로 공핍 영역이 확장되게 됩니다. 그렇기 때문에 punch-through를 억제할 수 있는 방안으로 제안됩니다.

하지만 shallow jucntion의 경우 정확한 양의 이온 주입 공정을 필요로 하고 junction depth가 감소하면서 저항 성분이 커지기 때문에 on current가 감소하는 문제가 있습니다. 따라서 이를 해결하기 위해서 source와 drain을 수직으로 성장시킨 raised source/drain 방식이 도입되기도 하였습니다.

 

 

(3) SOI (Silicon on Insulator)

누설 전류를 차단함에 있어 LDD나 halo doping은 공정이 복잡해지기 때문에 도입한 것이 바로 SOI입니다. MOSFET에서 누설 전류는 보통 source → body → drain으로 흐르는데 이때 이 누설 전류를 차단하기 위해 body에 insulator를 삽입하는 것이 바로 SOI입니다. SOI MOSFET의 경우 source와 drain, body 사이에 형성되는 capacitance가 Box(buried oxide)에 의해 발생하지 않아 기생 capacitance를 줄일 수 있습니다. 추가적으로 Box를 통해 alpha particel에 의한 오작동 발생을 줄일 수 있어 SER (soft error rate; 반도체 칩 내부 구성 물질에 포함된 극미량의 방사성 물질로 인한 반도체 칩의 오동작 비율)을 낮출 수 있습니다. 

 

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간단하게 SOI가 제작되는 방식은 다음과 같습니다. 기판용 단결정 실리콘, 절연용 Box, 채널용 단결정 실리콘으로 구성되어 실리콘 사이에 oxide 층이 있는 구조로 제작됩니다.

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이러한 SOI는 채널용 단결정 실리콘의 두께에 따라 PD(partially-depleted)-SOI, FD(fully-depleted)-SOI 두 가지 종류로 분류됩니다. 

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PD-SOI는 Box와 channel 사이에 전기적으로 floating 상태의 '중성' 실리콘이 영역이 존재합니다. 게이트 전압이 인가되면서 채널이 형성되고, drain 전압이 인가됨에 따라 공핍 영역이 형성되게 됩니다. 공핍 영역 내에서 전자-정공 쌍이 열적으로 생성되면 전자들은 drain쪽으로 이동하지만, 정공은 빠져나갈 곳이 없게 되어 채널용 실리콘에 누적되게 됩니다 (floating body effect). 이로 인해서 채널용 실리콘에 양전하 영역이 생기게 되어 body에 양전압이 가해지는 효과가 발생하여 V_TH를 낮춰 off current는 증가하고 on 상태에는 V_TH가 낮아지기 시작하는 시점부터 갑자기 증가하는 Kink effect를 발생시킵니다.

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이와 반대로 FD-SOI는 body thickness를 줄임으로써 채널용 실리콘 전체가 공핍 영역으로 만들어질 수 있는 fully depleted device를 만들 수 있는 방식입니다. 이 경우에는 공핍층 내에선 전자와 정공이 life time이 길지 않기 때문에 금방 재결합 되어 사라지게 되고 축적될 정공이 없기 때문에 floating body effect를 억제할 수 있습니다. 또한, PD-SOI와 달리 p-type body에 쌓인 양전하 영역을 제거할 수 있어 Kink effect를 억제할 수 있습니다.

또한 FD-SOI는 게이트가 채널을 조절할 수 있는 능력이 크기 때문에 SCE를 효과적으로 줄일 수 있다는 장점이 있습니다. 하지만 Box는 단열재에 해당하기 때문에, 동작 중에 발생한 열이 방출되기 어렵습니다. 따라서 몸체 온도가 상승하여 소자의 이동도가 감소해 채널 전류 감소로 이어질 수 있습니다. (self-heating effect)

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④ Velocity saturation

채널의 길이가 짧아지면서 점점 더 강한 전계 (~10⁴ V/cm)가 형성되게 됩니다. 이렇게 되면 캐리어들이 인접한 격자들과 충돌할 확률이 증가하여 (lattice scattering) 캐리어의 mobility는 감소하게 되고 결국 속도가 포화되는 velocity saturation이 발생합니다. 이렇게 되면 pinch-off 이전에 I_D가 포화되어 버리는 현상이 발생하게 됩니다. 

Velocity saturation을 해결하는 방법으로는 body doping을 낮추거나 LDD를 통해 계면에서 drain에 의한 E.field를 완화시켜 lattice scattering을 감소하는 방식이 있습니다.

이외에도 캐리어의 mobility를 개선하는 'Strained Si' 기술을 활용할 수 있습니다.

이는 채널에 기계적인 응력을 가해주어 캐리어의 mobility를 향상하는 방법입니다. 격자가 변형된 Si의 bandgap과 캐리어의 유효 질량은 일반 Si과 다른 값을 갖게 되므로, Si의 격자를 변형시켜 캐리어의 mobility를 향상할 수 있습니다. 전자는 인장 응력에 의해, 정공은 압축 응력에 의해 mobility가 증가합니다. 이러한 응력을 인가하는 방법은 source/drain regrowth 방식 입니다. pMOS의 경우 source/drain 영역을 Si-Ge 막으로 성장시키면 Si 원자보다 lattice constant가 큰 Si-Ge에 의해 Si 채널이 압축 응력을 받게 되어 mobility를 향상할 수 있습니다. 이렇게 pMOS의 S/D을 SiGe로 구현하는 것을 eSiGe (embedded-SiGe)라고 합니다. 반대로 nMOS는 S/D에 Si보다 lattice constant가 작은 SiC를 사용하는 방법으로 mobility를 향상할 수 있지만, 공정상 구현이 어려운 방법이기 때문에 대신 SMT (Stress Memorization Technique) 기법을 사용합니다. 이는 강한 응력을 인가하는 실리콘 질화물 (SiN)을 소자의 표면에 덮어주는 방식입니다. 

 

⑤ GIDL (Gate-Induced Drain Lowering)

GIDL은 gate oxide의 두께가 얇아짐에 따라 gate 전압에 의해 형성된 강한 전계에 의해 drain쪽으로 tunneling에 의해 누설 전류가 발생하는 현상입니다. Gate oxide의 두께가 얇아지는 이유는 C_ox를 키워 기생 cap에 의한 영향을 줄이고 gate control 능력을 키우기 위해서 인데요, oxide의 두께가 얇아짐에 따라 gate와 drain이 중첩된 부분에서 GIDL이 발생하는 문제가 있습니다. 소자가 OFF 상태일 때 강한 drain 전압이 인가되면 gate와 drain 사이에 아주 강한 E.field가 발생하게 됩니다. 따라서 drain쪽의 전자들은 계면에서 밀려나 공핍 영역을 형성하게 되고 band bending이 크게 발생합니다. 이에 따라 drain의 VB에 위치하는 전자가 CB로 band-to-band tunneling에 의해 tunneling 되면서 누설 전류가 발생하게 되는 현상을 GIDL이라고 합니다.

GIDL 현상을 개선하기 위해서는 gate/oxide/drain 중첩 부분에서 E.field를 완화해야 합니다. 이를 위해서 LDD 공정을 적용하거나, gate spacer를 형성하는 방식을 채택할 수 있습니다.

또한, HKMG 방식을 적용하여 gate oxide의 두께를 늘리는 방법을 사용할 수도 있습니다. Hf0₂와 같은 high-k 물질을 사용하여 동일한 C_ox 값을 target으로 할 때 더 두꺼운 oxide를 사용하여 tunneling을 억제할 수 있습니다.

 

마지막으로 소개할 SCE는 Hot carrier injection입니다.

⑥ Hot Carrier Injection (HCI)

채널의 길이가 짧아지게 되면 E.field가 크게 증가하게 됩니다. 강한 전기장 내에서 캐리어들은 source에서 drain으로 이동하며 높은 에너지를 받게 됩니다 (Hot carrier). 이러한 hot carrier들은 게이트 전압에 의해 게이트 절연막을 통과하거나 절연막에 포획되어 V_TH에 변화를 일으키거나 산화막 파괴를 야기합니다. 또한 높은 E.field의 drain 부근에서 Si 격자와 hot carrier들이 충돌하면서 e-h pair를 형성하고 (impact ionization) 순간적인 과전류가 흐르는 latch-up 현상을 발생시키기도 합니다. 형성된 e-h pair에서 정공들은 E.field에 의해 기판 아래 쪽으로 이동하게 되고 이로 인해 기판 쪽의 potential drop을 야기시키고 그 결과 source-body 사이의 forward bias가 인가되어 더 많은 electron injection이 발생하게 됩니다. 결론적으로 subthreshold current를 증가시키거나 V_TH를 변화시키는 성능 변화를 가져오게 됩니다.

HCI를 개선하는 방식은 마찬가지로 계면에서의 E.field를 완화시키는 방법입니다. LDD를 통해 E.field의 최댓갑을 줄여 impact ionization을 감소시켜 HCI를 억제할 수 있고, 표면 쪽 도핑 농도를 감소시켜 E.field를 완화할 수도 있습니다.

 

다음 글부터는 MOSFET의 leakage current에 대해 설명해보도록 하겠습니다~

 

 

참고

youtube| Sungho Kim

tistory| 딴딴's 반도체 사관학교

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