반도체 소자(4)- MOS capacitor ①

이번 글에서는 MOSFET의 기본 구조인 MOS capacitor에 대해 공부해보도록 하겠습니다.
일단 MOS capacitor는 Metal-Oxide-Semiconductor 구조로, 아래와 같습니다.

MOS 구조는 gate에 해당하는 metal (혹은 highly doped poly-Si), oxide (insulator), 그리고 semiconductor가 stack되어 있는 구조로, gate와 substrate에 전압을 인가할 수 있는 두 개의 단자를 갖습니다.

(참고로, gate 물질로 metal이나 highly doped poly-Si를 사용한다고 하였는데 crystalline이 아니라 poly-Si를 사용하는 이유는 wafer가 아닌 영역에서 Si를 형성하기 위해서는 증착 공정을 통해 Si 층을 만들어야 하는데, 이 공정을 통해서는 poly-Si으로 만들 수밖에 없기 때문입니다. 또한 oxide로는 SiO₂를 많이 사용하였는데, 이는 절연 특성이 좋고 substrate인 Si를 산화시켜 형성할 수 있기 때문에 만들기 용이하기 때문입니다. 하지만 나중에 다른 글로 설명하겠지만, scaling down됨에 따라 현재는 HfO₂라는 high-k 물질을 사용하고 있습니다.)

이러한 MOS 구조는 오른쪽 그림과 같이 두 개의 평행한 금속 plate와 insulator로 구성된 capacitor로 표현할 수 있습니다.
 
이전에 살펴보았던 pn junction, MS junction처럼 MOS cap 구조의 에너지 밴드는 어떻게 형성될지 알아보겠습니다.

MOS stack을 옆으로 눕혀서 한 번 생각해보겠습니다.
오른쪽 그림과 같이 metal, oxide, p-type semiconductor의 에너지밴드를 먼저 그려보았습니다. 이때 이전 글에서 workfunction과 electron affinity는 물질의 고유 특성이기 때문에 변하지 않는 값이라고 설명했습니다. 그러면 그림에서 빨간색으로 표시된 부분은 각 물질의 workfunction과 electron affinity를 통해 정의되는 값이기 때문에 bias가 인가되어도 (non-ideal effects는 제외한다면) 변하지 않는다는 것을 알 수 있습니다.
 
따라서, 각각의 물질을 접합한 상황의 에너지 밴드를 살펴보겠습니다.

이전에 pn junction과 MS junction에서 그랬던 것과 동일하게, E_F level을 맞춰주는 과정이 필요합니다. Metal의 workfunction이 p-type semiconductor보다 작기 때문에 E_F level이 더 높이 위치해 있었기 때문에 이 E_F를 아래로 내려주면 p-type semiconductor도 아래로 휘는 에너지 밴드 형태가 완성됩니다. 

 
결국 MOS 구조에서 band bending이 발생하는 것은 metal과 semiconductor의 workfunction이 다르기 때문에 발생하는 것이라 할 수 있는데요, 그럼 만약 그 workfunction의 차이만큼에 해당하는 bias를 외부에서 인가해주면 어떻게 될까요?

위의 그림처럼 gate에 E_Fm (metal의 fermi level) 과 E_Fs (semiconductor의 fermi level) 의 차이에 해당하는 전압인 V_FB를 인가해주면 semiconductor 쪽의 band가 평탄하게 유지되는 것을 알 수 있습니다. 이때를 flat band 상태에 있다고 이야기하고, band를 평탄하게 만들어주는 gate 전압을 flat band voltage (V_FB) 라고 합니다. 

 
그러면 MOS cap에 bias를 인가하면 어떻게 변할까요?
MOS cap은 gate에 인가되는 전압에 따라 accumulation, depletion, inversion 3가지의 상태를 갖게 됩니다.

이 3 가지의 상태를 설명하기 위해 일단 MOS cap이 flat band 상태에 있고 (왼쪽 위의 그림), p-type semiconductor를 기준으로 설명하도록 하겠습니다. 
① Accumulation

오른쪽 위의 그림처럼 gate에 음의 전압이 인가된다면 E = -qV에 의해 metal 쪽의 energy level은 상승하게 됩니다. 또한 gate에 가해지는 음의 전압에 의해 p-type semiconductor의 major carrier인 hole이 oxide-semiconductor 계면으로 끌려가게 됩니다. 이렇게 되면 semiconductor 쪽에 존재하는 hole의 농도는 증가하게 됩니다. Energy band를 보면서 해석할 수 있는 점은 oxide-semiconductor 계면에는 hole의 농도가 증가하기 때문에 상대적으로 p⁺ 도핑이 강하게 된 거과 같은 효과가 발생하기 때문에 energy band도 oxide-semiconductor 계면에서는 energy band가 위로 휘어 E_F level과 E_V level이 가까워진다는 것입니다. 

정리하자면, accumulation 상태는 음의 게이트 전압이 인가되어 oxide-semiconductor 계면에 hole들이 accumulation(축적) 되는 상태를 의미합니다.
② Depletion

반대로 양의 게이트 전압을 인가해보겠습니다. 이 상태에서는 반대로 metal 쪽의 energy level은 하강하게 됩니다. 인가된 양의 게이트 전압을 상쇄시키기 위해서 oxide-semiconductor 계면으로부터 majority carrier인 hole들이 멀어지게 됩니다. 그러면 그 자리에는 N_A^-인 space charge만 남게 되는 depletion region이 형성됩니다. 이러한 음의 전하가 평형을 이루게 되는 상태가 depletion 상태입니다. 여기서도 energy band로 해석해보자면 oxide-semiconductor 계면에는 음전하로 인해 E_F level이 E_C level에 더욱 가까워지게 됩니다. 따라서 energy band가 아래로 휘게되는 것을 확인할 수 있습니다. (E_F는 거의 E_i와 가까워짐)

여기서도 정리해보자면 depletion 상태는 양의 게이트 전압이 인가되어 oxide-semiconductor 계면으로부터 hole이 멀어지고 dopant 원자에 의한 depletion region이 형성되는 상태를 의미합니다.
③ Inversion

Depletion 상태에서 게이트 전압을 더욱 증가시키면, hole은 계속해서 oxide-semiconductor 계면으로부터 멀어지며 depletion region의 width가 증가하면서 결국 maximum width인 x_dT를 갖게 됩니다. 그러면 게이트에 인가되는 양의 전압을 보상하기 위해서 bulk로부터 minority carrier인 electron이 oxide-semiconductor 계면으로 이동하여 쌓이게 됩니다. 이렇게 되면 oxide-semiconductor 계면에서는 본래 majority carrier인 hole보다 electron의 농도가 증가하여 n-type semiconductor처럼 보이게 됩니다. 따라서 이때를 inversion 상태라고 합니다. Energy band 상으로도 살펴보자면 depletion 상태보다 energy band가 더 아래로 휘게 되고 E_F이 E_V 보다 오히려 E_C level에 가깝게 위치하는 inversion (반전)이 발생합니다. 

 

---

위에서 알아본 3 가지 상태에 대한 수식적 해석을 해보겠습니다.
그전에 먼저 알아둬야할 파라미터들이 있어 설명하도록 하겠습니다.
 

첫 번째로 surface potential,  Φ_s 입니다.  Φ_s는 energy band bending이 발생했을 때, bulk의 E_i와 interface의 E_i의 차이를 나타냅니다. (결국, bending된 정도를 알 수 있는 파라미터 입니다.) 이때 Φ_s는 depletion region 내의 potential 차이를 의미하기 때문에 depletion region의 width를 나타낼 때 사용되는 파라미터 입니다.

두 번째로는 Φ_fp 입니다. 이는 p-type semiconductor의 E_i 과 E_F의 차이에 해당하는 potential로, 도핑 농도에 비례한 값을 갖습니다. 

 

다음으로는 threshold voltage입니다. 앞에서 inversion 상태가 되면 bulk로부터 minority carrier인 electron이 oxide-semiconductor 계면에 유도된다고 하였는데요, 이때 bulk쪽 hole의 농도와 interface에서의 electron의 농도가 같아지는 시점을 threshold inversion point라고 하고, 그때 인가되는 게이트 전압을 threshold voltage (V_TH)라고 합니다. 이는 표면에 유도된 electron이 전기전도성을 갖는데 충분한 양이 되는 시점을 V_TH로 정의하는 겁니다. 다르게 표현한다면, Φ_s = 2Φ_fp 일 때의 gate 전압을 V_TH 라고 표현할 수 있습니다.

이때 depletion region의 width는 최대가 되는데요, 위에서 x_d를 나타냈던 식에서 Φ_s를 2Φ_fp로 대체하여 정의할 수 있습니다.

그런데 왜 이때 width가 최대가 될까요? 만약 더 높은 양전압을 가해주면 어떻게 될까요?

계면에 유도되는 electron의 농도를 n_s라고 해보겠습니다. 이 n_s는 E_F와 E_i의 차이에 비례합니다. 즉, Φ_s가 조금만 증가해도 ns는 exponential하게 증가합니다. 이를 반대로 생각해보면 gate 전압이 증가하면 Φ_s를 증가시키려고 합니다. 하지만, Φ_s가 약간만 증가해도 electron의 농도가 exponential하게 증가하기 때문에 계면에 electron이 대량으로 축적됩니다. 이렇게 축적된 전자가 gate 전압으로 인해 인가된 전기장을 상쇄하는 역할을 합니다. 즉, Φ_s가 더이상 크게 증가할 필요가 없는 것입니다. (기존의 depletion 상태에서는 이렇게 인가된 전기장을 depletion region을 증가시키면서 상쇄하지만, threshold voltage보다 게이트 전압이 커지면 계면에 electron이 축적되는 방식으로 전기장을 상쇄합니다.)

 

pn junction, MS junction에서는 E_F의 차이만큼 전체 band bending이 발생하였고, 그 차이가 결국 V_bi에 해당했었는데요, MOS cap 구조에서는 달라집니다. MOS구조는 물질이 3개가 접합하기 때문입니다.

그림에서 나타낸 과정을 통해 - Φ_ms = V_ox0 +  Φ_s0 임을 알 수 있습니다.

이를 정성적으로 이해해보겠습니다. 식에 의하면  -Φ_ms는 곧 metal과 semiconductor의 E_F의 차이를 나타내는 값이고 이 값이 결국 V_ox0와 Φ_s를 합한 값이라는 것인데요,  처음에 MOS의 energy band 구조를 그릴 때 결국 E_F를 같은 level로 맞춰주기 위해 energy band가 bending 됐던 것을 기억하실 겁니다. 하지만 semiconductor surface에서만 band bending하는 것이 아니라, oxide에서도 band bending이 발생한다는 의미로 이해하시면 됩니다.

 
그럼 외부에서 bias가 인가될 때는 어떻게 정의할 수 있을까요?

Gate 전압은 곧 oxide와 surface potential을 변화시키는 데 사용됩니다. 앞에서 정의한 식을 이용하면 V_G = Φ_ms + Φ_s + V_ox가 됩니다. 그러면 V_ox는 어떻게 정의할 수 있을까요? 만약 양의 게이트 전압이 인가되었다고 가정해보겠습니다. 그러면 metal 쪽에서는 이에 해당하는 양전하 Q_m이 형성되고, 이에 대한 결과로 MOS cap의 semiconductor에는 음전하인 -Q_s가 형성됩니다.그러면 C_ox 값을 정의할 수 있게 되는데, 다들 아시겠지만 Q = CV 이기 때문에 이 식을 이용하여 V_ox를 정의할 수 있게 됩니다.

정리하자면, 외부에서 인가되는 bias는 E_F를 평탄하게 만들고 (Φ_ms), oxide bending (V_ox)과 surface potential (Φ_s)의 변화를 일으키는 데 사용됩니다. 

 
이제부터는 위에서 정의한 파라미터들과 관계들을 통해 각 상태에서의 gate 전압을 나타내보도록 하겠습니다.
 
먼저, flat band 상태일 때 입니다.

Gate 에는 V_FB 전압이 인가되어 band가 flat한 형태로 유지되는 상태입니다. Bending이 발생하지 않기 때문에 Φ_s = 0이 되고 마찬가지로 semiconductor 계면에 전하가 존재하지 않기 때문에 (Q_s = 0) V_ox 또한 존재하지 않게 됩니다.

그러면 결국 V_G = V_FB = Φ_ms 로 표현할 수 있습니다.

하지만, 이는 ideal한 상황을 가정했을 때입니다. 실제로는 공정 상의 결함 발생, trap 등에 의해 oxide에 여러 전하가 존재합니다. 이에 대한 내용은 다음 글에서 다뤄보도록 하겠습니다.
 
다음은 accumulation 상태입니다.

이때는 gate에 음의 전압이 인가되면서 oxide-semiconductor 계면에 majority carrier인 hole이 accumulation 되는 상태입니다. 음의 전압으로 인해 -Q_m 전하가 metal쪽에 형성되고, 이에 따라 semiconductor 쪽에는 +Q_s (= +Q_acc)가 형성됩니다. 

여기서도 inversion 상태와 마찬가지로 계면에 자유전하가 축적될 때는 surface potential은 거의 변하지 않기 때문에 Φ_s = 0이 됩니다. 그러면 V_G = Φ_ms + V_ox로 정의할 수 있습니다.

V_ox = -Q_s/C_ox = -Q_acc/C_ox이기 때문에 Q_acc을 식으로 나타내자면 그림과 같고 |Q_acc|는 게이트 전압에 비례하다는 것을 알 수 있습니다.

 
Depletion 상태는 다음과 같습니다.

양의 게이트 전압이 인가됨에 따라 oxide-semiconductor 계면으로부터 hole은 멀어지게 되면서 depletion region이 형성되는 상태입니다. 이때 depletion region에는 음이온에 해당하는 acceptor 이온들이 남아 있게 됩니다.

다시 정리하자면 양의 게이트 전압에 의해 metal에 +Q_m이 형성되면 depletion region의 음전하 -Q_s = (-Q_dep)이 형성됩니다. Q_dep = -qN_ax_d 에 해당하기 때문에 이를 이용해서 depletion 상태에서 V_G에 대한 식을 그림과 같이 정의할 수 있습니다.

 
마지막으로 inversion 상태입니다. (threshold inversion point)

Depletion 상태에서 게이트 전압을 키워 V_G = V_TH 에 해당하는 전압이 인가되면 Φ_s = 2 Φ_fp이 되고 bulk로부터 minority carrier에 해당하는 electron들이 계면으로 이동하여 축적됩니다. 이때의 VG는 그림과 같이 정의할 수 있습니다.

또한 각 계면에 형성되는 전하를 살펴보면 마찬가지로 metal 계면에 +Qm과 oxide-semiconductor 계면에 -Q_dep 전하가 형성됩니다. (+ depletion region의 width는 maximum이 됩니다.)  그리고 축적되는 electron에 의해 추가적인 음전하 -Q_inv가 형성되는 것을 알 수 있습니다.

 

만약 게이트 전압을 V_TH보다 키우면 어떻게 될까요?

Depletion region의 width는 더이상 증가하지 않는다는 것을 모두 아실텐데요, 그래서 Q_dep은 더이상 증가하지 않습니다. 하지만 증가되는 게이트 전압에 의해 계면으로 electron이 더욱 많이 축적되게 되면서 Q_inv은 증가하게 됩니다.

따라서 Q_inv은 V_G에 비례하여 증가하는 관계를 갖는 것을 알 수 있습니다.

 
위에서 정의한 것을 하나의 그래프로 나타내면 아래와 같습니다.

Gate 전압이 증가하면서 MOS cap은 accumulation → depletion → inversion 상태에 놓이게 됩니다. 그때마다 semiconductor 에 형성되는 전하는 V_G와 위의 그래프와 같은 관계를 갖고 변하게 됩니다.
 
다음글에서는 이를 바탕으로 MOS cap의 C-V 특성에 대해 설명하도록 하겠습니다~
 
참고
NEAMAN의 반도체 물성과 소자
youtube| Sungho Kim