반도체 소자(11)- DRAM

이번 글에서는 SRAM에 이어 DRAM에 대해 설명해보도록 하겠습니다.

DRAM은 Dynamic Random-Access Memory의 약자로 SRAM에서 "Static"이 "Dynamic"으로 바뀐 소자입니다. 뒤에도 자세히 설명하겠지만 DRAM에서는 저장된 데이터가 시간에 따라 변할 수 있어 끊임없이 데이터를 써줘야 합니다. 따라서 "동적"이라는 단어를 사용합니다.

DRAM은 셀 구조가 간단하고 상대적으로 빠른 속도, 높은 집적도를 바탕으로한 큰 용량 덕분에 주메모리 (main memory)의 역할을 합니다. DRAM은 서버, PC 뿐만 아니라 모바일 기기 등 다양하게 활용되는 메모리입니다.

 

가장 먼저 DRAM의 구조에 대해 살펴보겠습니다. 

DRAM은 크게 3가지 영역을 갖습니다.

① 정보를 저장하는 셀 영역, ② 셀 영역을 도와주는 주변 회로 (periphery), ③ 셀과 주변 회로, 셀들 간 연결을 돕는 배선 (interconnect) 영역

① 셀 영역은 DRAM 칩의 50 ~ 60%를 차지하며 데이터 (0 or 1)을 저장하는 역할을 합니다. 이 영역은 데이터를 저장하는 cell array와 저장소의 직접적 제어 및 저장된 값을 읽는 데 필요한 회로인 core circuit으로 구성되어 있으며, Bank라고 불립니다. Core circuit에는 sense amplifier (S/A), sub-wordline driver (SWD)으로 구성되어 있습니다. S/A는 read 시 0과 1에 해당하는 데이터를 감지하고 증폭하는 역할을 하고, SWD는 row decoder에서 신호를 받아 해당 bank 내 cell array의 WL에 고전압인 V_PP을 인가하여 WL을 선택, 해당 transistor가 ON될 수 있도록 하는 역할을 합니다.

삼성전자가 2023년 DRAM 단일 칩 최대 용량인 32Gb DRAM을 개발했는데요, 이는 DRAM 속에 320 억 개의 cell이 들어가 있다는 뜻입니다. (Giga = 10 억)

② Periphery 영역은 칩 중앙부를 제외한 나머지 가로와 세로라인에 있는 회로들로, 각종 제어 회로, 입출력 패드 (I/O pad), 전원 생성회로 (power), 주소를 제어하는 row/column decoder로 구성되어 있습니다.

 

이중 DRAM cell은 0 또는 1을 저장하는 영역으로, 하나의 cell은 1개의 transistor와 1 개의 capacitor로 구성되어 단순한 구조를 갖습니다. (1T 1C)

DRAM cell의 capacitor는 데이터를 저장하는 역할을 하고 transistor는 저장소에 데이터 읽기와 쓰기 등을 제어하는 스위치 역할을 합니다.

DRAM cell의 더 자세한 구조는 아래와 같습니다.

DRAM cell에 존재하는 transistor, cell Tr의 gate는 word line (WL)과 연결되어 있고 Tr의 source와 연결되어 데이터가 드나드는 선의 역할을 하는 것이 bit line (BL)입니다. Cell capacitor (cell cap)은 Tr의 drain에 연결되어 있습니다.

DRAM도 SRAM과 마찬가지로 가로, 세로 matrix 구조의 셀 배열을 이루고 있습니다. 이 배열에서 row address가 지정되었을 때 WL에 신호가 인가되고, column address가 지정되었을 때 BL이 선택되어 특정 cell에 접근할 수 있습니다. (random-access)

WL은 Tr의 ON/OFF를 결정하여 데이터의 흐름을 제어하고 BL은 cell에 정보를 쓰거나 저장된 정보를 읽을 때 필요합니다.

DRAM의 Tr은 nMOS이며, 예전에는 poly-Si gate를 이용한 2차원 평면 구조였지만 최근에는 metal gate를 이용한 3차원 입체 구조로 변화하고 있습니다.

 

DRAM cell cap은 하부전극 - 유전체 - 상부전극으로 형성되어 있습니다. 하부전극은 cell Tr에 가까운 쪽으로, storage node (SN)라 하고 상부전극은 cell plate (CP)라고 합니다.  

두 전극은 초기에 poly-Si을 사용하였으나 최근에는 티타늄 질화물 (TiN)을 주로 사용합니다. 두 전극 사이에 위치한 유전체는 초기에는 SiO₂/SiN (Oxide-Nitride, ON)에서 최근에는 하프늄 산화물 (HfO₂), 지르코늄 산화물 (ZrO₂) 등의 high-k 물질을 사용합니다.

현재 DDR5 DRAM의 커패시터 유전막으로 ZAZ(ZrO₂/Al₂O₃/ZrO₂) 구조가 사용되고 있습니다. ZrO₂는 유전율이 약 40으로 높지만 밴드갭이 작아 누설 전류가 증가할 수 있는 반면, Al₂O₃는 밴드갭이 크지만 유전율이 낮습니다. 이러한 특성을 조합하여 유전율과 누설 전류 간의 균형을 맞추고 있습니다.

 

간단하게 DRAM의 구조를 살펴보았으니 DRAM의 동작 방식에 대해 설명하도록 하겠습니다.

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DRAM의 동작은 standby (대기), write (쓰기), read (읽기) 세 가지로 나뉩니다. 각 단계에서 DRAM cell이 어떻게 동작하는지 설명드리겠습니다.

 

Standby

Standby에서는 cell에 저장된 데이터를 유지하며 write, read같은 동작을 기다리는 "대기" 상태입니다.

WL = 0 V을 인가하여 cell Tr은 OFF 시킨 상태이며 BL에는 pre-charge voltage에 해당하는 1/2 V_CC를 인가합니다.

 

 

Write

Write 동작에서는 원하는 특정 cell에 데이터 (0 or 1)을 "쓰는" 단계입니다.

Target cell에 해당하는 WL에 고전압 (V_PP)을 인가하여 cell Tr을 ON 시킵니다. 이렇게 되면 BL과 cap 사이의 스위치가 닫혀 연결된 것 같은 상황이 됩니다.

이때 BL에 쓰려고 하는 데이터 전압 값 0 V (0) or V_CC (1)을 인가합니다. 이때 '1'이면 BL의 전압이 SN node의 전압 보다 높기 때문에 cell cap을 충전하게 되고, '0'이면 반대가 되어 cell cap이 방전됩니다.

이후 WL에 0 V을 인가하여 Tr을 OFF 시키면 write 과정은 끝이 납니다.

 

여기서 V_CP에는 1/2 V_CC를 인가한다는 점을 기억해야 합니다. 이렇게 되면 SN에 저장되는 데이터 상태에 상관없이 유전체 양단에 인가되는 전압의 크기의 최대치가 가장 작아지기 때문에 유전체의 신뢰성을 위해 1/2 V_CC의 V_CP를 인가합니다.

 

Read

Read 동작에서는 *pre-charge 전압 (1/2 V_CC)이 인가되고 있던 BL에 연결을 끊어 floating을 시킵니다. Floating을 시키더라도 BL의 기생 cap인 C_B에 의해 일정 시간동안 이 전압이 유지됩니다.

(* pre-charge 전압은 read 동작 전 capacitor의 상태를 확인하며 안정적인 동작을 하기 위해 인가합니다. 또한 read 동작을 통해 0 or 1의 신호를 감지하고 증폭할 때 동작 속도를 높이고 전력 소모를 줄일 수 있습니다.)

 

만약 cell에 '1'이 저장되어 있었다면

cell cap의 전하들이 BL로 이동하면서 (SN node의 전압이 더욱 높기 때문에) V_BL이 증가합니다.

반대로 '0'이 저장되어 있었다면

BL의 전하들이 cell cap으로 이동하여 V_BL은 감소합니다.

이러한 과정을 "charge sharing"이라고 합니다.

 

이렇게 발생되는 BL의 전압 변동분을 S/A가 인접 BL (/BL)의 기준 BL과 비교한 값을 증폭시켜 해당 데이터가 0인지 1인지 판단하게 됩니다.

 

여기서 ΔV_BL은 sensing margin으로 cell cap인 C_S에는 비례하고 BL 기생 cap인 C_B는 반비례하는 관계를 갖습니다. 안정적인 DRAM 동작을 위해서는 C_S는 키우고 C_B는 줄여야 합니다. C_S를 키우기 위해서는 cap의 면적을 키우거나 high-k 물질을 사용하는 등의 방법이 필요합니다. 현재 20 nm 수준의 DRAM은 C_B/C_S 비율이 3 정도 이며, 18 nm 급 DRAM은 5입니다. (C_B/C_S 비율을 낮춰야 함)

 

아래는 cell arrary와 S/A 회로, 등전위 회로 등 전체적인 구조에서의 동작 방식을 정리한 내용입니다.

 

 

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DRAM은 아주 작은 용량의 capacitor에 전하를 저장하기 때문에 저장된 전하는 여러 경로를 통해 누설 전류의 형태로 방전됩니다. 따라서 주기적으로 해당 cell에 동일한 데이터를 다시 써주는 동작인 refresh가 필요합니다. 이렇듯 DRAM은 전원을 끄면 저장된 데이터가 사라지는 메모리이기 때문에 휘발성 메모리 (volatile memory)입니다. 

추가적으로, 아래에서 다시 설명하겠지만 refresh는 WL 단위로 수행됩니다. 따라서 refresh 동안 같은 WL에 연결된 이웃 cell들이 다른 임무를 수행할 수 없습니다. 따라서 공백 시간이 발생하게 되는데요, 전체 DRAM 입장에서는 비효율에 해당합니다. 따라서 HBM과 같이 집적도를 높여 refresh로 인한 공백이 발생하더라도 대체 셀을 통해 이를 보상하고 대역폭을 늘리는 새로운 메모리 소자들이 개발되고 있습니다.

 

이러한 비효율을 초래하는 refresh를 해야하는 원인인 누설전류에 대해 더 설명해보겠습니다.

DRAM의 누설 전류는 아래 그림과 같이 크게 5 가지로 나눌 수 있습니다. 

ⓐ Junction leakage

Cell cap의 SN와 연결된 cell Tr의 drain 쪽에서 발생하는 junction leakage. pn junction leakage는 S/D와 body 사이의 junction에서의 defect (by 공정 문제, high E-field ...) 에 의해 발생하거나 GIDL에 의해서 발생합니다. GIDL은 특히 retention 특성 (전하 보유 능력)에 영향을 주기 때문에 GIDL을 줄이기 위해서는 HKMG를 도입하거나 gate spacer를 도입하는 방식을 사용할 수 있습니다.

ⓑ 셀 Tr의 OFF leakage

Channel length 감소로 인한 SCE나 V_TH 감소에 의해 발생하는 sub-threshold leakage로, 채널 도핑 증가와 같은 방식으로 줄일 수 있지만 이는 pn junction leakage를 증가시키게 됩니다. 따라서 로직 반도체와는 반대로 gate 길이를 늘려 OFF leakage를 줄이는 방법을 사용하고 있습니다. OFF leakage가 커지면 refresh 특성이 악화됩니다.

ⓒ Gate leakage

SN와의 접합부와 게이트 산화막 사이에 흐르는 누설전류로, gate oxide가 국부적으로 얇아지거나 공정 중 발생한 핀홀 or trap에 의해 SN의 전하가 게이트로 빠져나가는 상황입니다. Planar Tr보다 채널 길이를 증가시키는 RCAT (Recessed Channel Array Tr) 등 수직 gate 구조에서 더 크게 발생하는 문제가 있습니다. 따라서 균일한 oxide를 형성하기 위한 radical oxidation을 사용하거나 HKMG을 적용하는 등의 방법을 사용하고 있습니다.

ⓓ Dielectric leakage

Cell cap의 유전체를 통한 leakage로, DRAM cell에서는 C_S를 키우기 위해 유전체의 두께를 얇게 성정하는데, 이렇게 되면 tunneling에 의한 leakage가 발생할 수 있게 됩니다. 따라서 high-k 물질을 두껍게 증착하여 이를 줄일 수 있습니다. 하지만 이 방법은 정전용량 확보를 위해서는 제약이 있습니다.

ⓔ Isolation leakage

소자 간 isolation 영역에서 발생하는 leakage로, phto-etch 공정 등에 의한 물리적 불량 (패턴 및 최소 선폭; Critical Dimension (CD) 불량) 등이 원인이 됩니다. 이를 위해서는 세밀한 photo-etch 공정이 필요하며 isolation 영역 하단 캐리어 이동을 차단할수 있는 이온 주입 조건을 적용하는 것이 중요합니다.

 

 

위에서 설명한 다양한 누설 전류에 의해서 셀에 '1'을 쓴 후 일정 시간이 지나면 cell cap의 SN 전압이 감소하게 됩니다. 데이터를 쓴 시점부터 S/A가 감지 가능한 최소 전압 수준까지 전압이 떨어지는 시간을 retention time, t_RET이라고 합니다. t_RET가 도달하기 전에 해당 셀에 다시 데이터를 써주는 동작이 필요한데, 이를 "refresh"라고 합니다. 

일반적으로 refresh는 WL 단위로 동작합니다. 특정 WL을 ON 시켜 그 WL에 달려 있는 전체 셀을 refersh하고 다른 WL을 순차적으로 ON 시켜 refresh합니다.

동일 WL을 refresh하는 시간 간격을 refresh time, t_REF라고 하고, DRAM의 통상 t_REF는 64 ms 입니다. (t_RET > t_REF 이어야 함)

Refresh 동작이 read 동작과 다른 점은 read는 CSL을 ON 시켜 읽은 데이터를 외부로 출력하지만, refresh는 WL만 단지 ON 시켜 re-store하는 과정을 갖습니다.

하나의 WL 당 refresh에 걸리는 시간을 refresh cycle time, t_REFC이라고 하는데, 집적도가 높아짐에 따라 WL 당 연결된 셀의 수가 증가하여 t_REFC 이 증가합니다.

 

Refresh의 대표적인 방식은 아래 두 가지가 있습니다.

Burst refresh는 모든 행 (row)이 순차적으로 접근될 때까지 일련의 refresh 주기를 수행하되, refresh 동안 다른 명령은 허용되지 않는 방식입니다. 이렇게 되면 refresh 동안 DRAM은 정상적인 동작을 수행할 수 없게 되므로 일시적으로 성능이 떨어지고 최대 전력 소모는 증가합니다.

반면 distributed refresh는 가장 표준적인 방법으로 균일 간격으로 refresh를 분산 실행하는 방식입니다. 이렇게 되면 refresh가 수행되지 않는 row에는 외부 접속이 가능하기 때문에 메모리 동작 지연을 최소화할 수 있습니다.

 

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최신 DRAM의 동향은 어떻게 될까요?

최근에는 계속해서 집적도를 높이기 위해 여러가지 방법을 사용하고 있고, 10 nm 초반대 gate length를 갖는 DRAM 개발이 계속되고 있습니다.

위의 그림과 같이 다양한 방식이 사용되고 있습니다.

 

그중에서도 cell Tr의 변화를 먼저 살펴보겠습니다.

Scaling down에 의해 SCE가 발생하면 leakage가 발생하기 때문에 이를 줄이기 위해 채널 도핑을 높이면 SN과 접하는 pn junction부의 E-field가 증가하는 문제가 있습니다. 이는 junction leakage를 증가시키고 결론적으로는 retention 악화를 가져오게 됩니다. 따라서 SCE를 억제하기 위해서 함몰형 채널 (Recessed Channel Array Tr, RCAT)을 도입하게 되었습니다. 이는 채널을 U 모양으로 변형하여 gate 길이는 줄여 집적도는 높이면서 유효 channel의 길이는 늘려 SCE를 억제하는 방식입니다.

RCAT에서 DRAM이 80 nm 이하로 축소됨에 따라 RCAT의 하단 바닥 곡률이 커지면서 유효 channel 길이 증가 효과가 둔화되기 시작했습니다. 이로 인해 V_TH가 증가하거나 body effect, SS 증가 및 DIBL 악화와 같은 SCE이 발생하였습니다.

 

따라서 이를 극복하기 위해 Spherical-Recessed CAT (S-RCAT)이 고안되었습니다. S-RCAT는 비등방성 식각/등방성 식각 두 단계의 식각을 통해 채널 하단 부를 구 형태로 형성하는 방식입니다. 하단부의 곡률 반경을 증가시켜 유효 채널 길이를 늘릴 수 있게 되었고 이 방식은 40 nm 급 기술까지 적용되었습니다. (일부 회사는 60 nm급) 하지만 더욱 DRAM의 크기가 작아지면서 직선 부분과 구형 부분의 경계가 희미해지고, 만나는 neck 부분에 E-field가 집중되어 gate leakage와 cell Tr의 신뢰성 악화가 발생하게 되었습니다.

 

다음으로 구상된 것이 Saddle-Fin (S-FinFET) 입니다. RCAT 채널 하단에 fin 구조를 형성하여 gate가 이를 감싸는 3차원 Tr의 형태입니다. Fin의 높이만큼 채널 폭 (width)이 증가되어 전류 구동 능력이 높다는 장점을 갖습니다.

 

하지만 RCAT은 gate와 drain이 중첩되는 영역이 증가하게 되면서 GIDL과 같은 leakage가 증가하고 cap과 WL의 거리가 가까움에 따라 leakage가 발생하는 문제가 존재했습니다.

따라서 고안된 방법은 Buried CAT, BCAT으로 이름에서 알 수 있듯이 gate를 묻어(buried) 버린 형태입니다.

이렇게 되면 gate와 WL 간의 거리가 멀어져 leakage가 감소하고 기존보다 WL과 BL 사이의 거리도 멀어져 배선 간 전기적 충돌을 줄일 수 있습니다.

 

현재는 많은 회사들에서 Vertical CAT, VCAT을 개발하고 있습니다. VCAT은 Tr을 수직으로 세워 DRAM cell이 차지하는 공간을 획기적으로 줄이는 방식입니다. 하지만 이 방식은 BL-WL 간의 capacitance coupling이나 floating body effect 등이 발생하거나 공정 상 어려움이 존재합니다.

 

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다음은 Cell cap의 변화를 살펴보겠습니다.

데이터를 안정적으로 저장하고 감지하기 위해서 cap (C_S)을 늘리려는 노력이 계속되고 있습니다. 따라서 2차원 평면 면적은 줄이되, vertical dimension을 증가시켜 3차원적으로 면적을 늘려왔습니다. ( C = ε·A/d ) 

3차원 cap은 아래 그림과 같이 실린더형과 pillar 형이 있습니다. 

실린더 형은 높이에 비해 면적을 크게 확보할 수 있지만 공정이 복잡하고 공간이 좁아 구현이 어려운 문제가 있습니다. Pillar 형태는 모양이 단순하여 공정이 용이하지만 정전 용량을 확보하기 위해서는 실린더 형보다 기둥의 두께를 증가시켜야 하는 문제가 있습니다.

이러한 3차원 cap을 구현하기 위해서 높은 종횡비 (HAR; 30:1 ~ 100:1)를 갖는 cap 공정 기술이 필요합니다. 따라서 기둥을 두 단계로 분리해 형성하는 "더블 필러" 방식이 구현될 것으로 보입니다. 추가적으로 HAR를 갖는 cap은 SN끼리 들러붙는 bridge 불량이 발생하기 쉬운데 이를 해결하기 위해 SiN 그물로 서로 엮는 방식인 mesh 구조가 제안되기도 했습니다.

 

또한 cell cap의 물질을 변화시키는 흐름도 존재합니다.

기존에 유전체 물질로 사용하던 SiO₂나 ONO (SiO₂/Si₃N₄/SiO₂), Al₂O₃ 등은 low-k에 해당하는 물질입니다. Scaling down과 함께 정전 용량 (C_S)를 높이기 위해서 high-k 물질을 도입하고 있습니다.

하지만 아래 그림과 같이 k가 증가할수록 bandgap이 감소하는 문제가 있습니다. Bandgap이 작을수록 누설 전류가 증가하는 문제가 있기 때문에 high-k 물질이면서 bandgap이 어느정도 확보된 물질을 사용해야 합니다. 현재 주로 HfO₂, ZrO₂ 등의 high-k 물질이 사용되고 있습니다.

이러한 high-k 박막은 Chemical Vapor Deposition (CVD) 방식이나 Atomic Layer Deposition (ALD) 공정을 사용하여 형성됩니다. 최근엔 패턴의 크기가 작아 박막 형성이 어려워져 대부분 ALD 공정을 사용한다고 합니다.

 

+ 추가적으로 SN와 CP 전극도 poly-Si에서 metal로 변화하였습니다.

High-k 물질의 densification과 defect 감소를 위해서는 열처리 공정이 필요한데, poly-Si을 사용하면 SN/poly-Si 계면에 low-k에 해당하는 SiO₂가 형성되고 이로 인해 EOT (Equivalent Oxide Thickness; SiO₂관점에서 봤을 때 high-k 물체의 두께)가 증가합니다. 결론적으로 정전 용량이 감소하게 됩니다. 따라서 현재는 주로 TiN이나 Ru과 같은 metal을 전극으로 사용하고 있습니다.

 

 

아래는 참고적으로 위에 그림에서 언급되었던 layout 조정을 통해 집적도를 올리는 방식에 대한 개념도 입니다. 현재는 6F²에 해당하는 multi-bit pair layout을 사용합니다. Multi-bit pair layout에서는 여러 DRAM 셀이 동일한 비트라인(BL)을 공유하는 구조를 채택해 집적도를 높입니다.

 

DRAM 셀 어레이의 layout은 크게 folded BL layout과 open BL layout이 있습니다. Folded BL은 BL과 /BL 쌍이 하나의 cell matrix내에 존재하도록 구성됩니다. BL 쌍은 동일한 S/A에 연결되며, 바로 인접하여 위치합니다. 

반대로 open BL은 WL과 BL이 교차하는 모든 지점마다 셀이 연결되어 있습니다. Open BL layout에서는 선택된 셀과 이웃한 셀 어레이의 BL 쌍이 S/A에 연결되어 이를 감지해내는 구조입니다.

Folded BL 구조는 BL과 /BL이 물리적으로 바로 옆에 위치해 잡음에 강한 장점이 있지만 open BL layout에 비해 많은 area를 차지한다는 단점이 있습니다.

2018 삼성 IEDM 발표자료

*여기서 F는 feature size로, 주로 WL 또는 BL pitch의 절반 (half-pitch)로 정의합니다.

 

 

참고

렛유인 한권으로 끝내는 전공·직무면접 반도체 이론편

https://www.sedaily.com/NewsView/260ZMYQYEV

[강해령의 하이엔드 테크] DRAM 특집: D램이라 쓰고, '다이나믹 듀오'라 읽는다 <1>

https://www.sedaily.com/NewsView/260ZLT02IO

[강해령의 하이엔드 테크] DRAM 특집: D램이라 쓰고, '다이나믹 듀오'라 읽는다 <2>