반도체 소자(12)- flash memory

이번 글에서는 flash memory에 대해서 설명하도록 하겠습니다.

Flash memory는 전기적으로 데이터를 지우고 프로그래밍할 수 있는 EPROM에서 파생된 메모리소자입니다. DRAM 대비 동작 속도는 느리지만 고용량, 높은 집적도, 저비용의 장점이 있는 소자입니다. 또한 전원이 꺼져도 저장된 데이터를 유지할 수 있는 비휘발성 (nonvolatile)메모리에 속합니다. 따라서 DRAM과 달리 refresh 동작이 필요하지 않아 에너지 측면에서 효율적이라고 할 수 있습니다.

Flash memory는 USB, SD카드 혹은 모바일 기기의 소비자용 저장 장치에 사용됩니다. 또한 최근에는 클라우딩 컴퓨팅 및 데이터 센터, 서버 등에 활용되고 있습니다.

 

기본적인 floating gate flash memory cell의 구조는 아래와 같습니다.

nMOS의 control gate (CG)와 gate oxide (inter-poly dielectric, IPD) 아래에 floating gate (FG)와 tunnel oxide (TOX)가 존재하는 구조를 갖습니다.

 

CG

CG는 셀을 선택하는 WL과 연결되는 곳입니다. NAND flash array에 대해서는 아래에서 설명하겠지만 cell array의 구분 단위 중 하나인 page 단위 셀들은 같은 WL을 공유합니다. nMOS의 gate와 동일하게 poly-Si을 게이트 물질로 사용하다가 텅스텐 실리사이드 (WSi), 코발트 실리사이드 (CoSi) 등으로 발전하였으며 최근에는 gap-fill 성능이 우수한 텅스텐 (W), 코발트 (Co), 탄탈륨 질화물 (TaN) 등의 금속 게이트를 사용하고 있습니다.

FG

데이터(전자)를 저장하는 역할을 하는 층으로, 전자가 많이 존재하도록 n⁺ poly Si로 구성되어 있습니다. FG 안의 전자가 의도하지 않았을 때 새어나가지 않도록 주변부를 유전체로 둘러싸 cell 단위로 격리되어 있습니다. 따라서 전원이 꺼지더라도 데이터가 유지되는 비휘발성 특성을 갖습니다.

IPD

FG 내 전자가 CG로 이탈되는 것을 방지하는 절연막에 해당합니다. 주로 실리콘 질화막 (SiN)을 사용하고 통상 ONO (산화막-질화막-산화막) 구조로 되어 있습니다. 

TOX

Cell의 program, erase 동작 시 전자가 tunneling을 통해 통과하는 산화막에 해당합니다. Tunneling이 가능하도록 oxide의 두께는 매우 얇아야 하며, tunneling 과정에서 전자들이 trap되지 않도록 결함 구조가 거의 없는 고품질 박막이 필요합니다.

 

 

FG flash memory는 외부로부터 제어 게이트 전압인 V_G가 인가될 때, 실제 트랜지스터 동작은 V_FG (FG 전위)의 역할을 받습니다. V_FG는 C_IPD와 C_TOX의 coupling capacitance에 의해 결정됩니다. 

오른쪽 그래프를 통해 동일한 게이트 전압에서 flash memory의 전류 수준이 더 낮은 것을 알 수 있는데요. Flash memory에서는 CG와 채널 사이의 거리가 멀어져 V_TH가 증가하고 g_m (transconductance)가 감소합니다. 따라서 동일한 게이트 전압으로 더 높은 V_FG를 얻기 위해서는 C_IPD를 크게 만들어야 합니다. 따라서 IPD 물질로 SiN을 사용하는 데 이는 bandgap이 작아 누설전류가 발생할 수 있다는 단점이 존재합니다. 따라서 이를 보완하기 위해 SiN의 위아래로 SiO₂를 덮어준 ONO 구조를 사용합니다. 

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Flash memory의 동작 원리를 살펴보기 이전에 flash memory는 셀의 연결 방법에 따라 NAND flash와 NOR flash로 구분되는데요, 이에 대해서 설명해보도록 하겠습니다.

도시바, 위키피디아

위의 그림처럼 NAND flash는 각 cell의 source와 drain이 연결된 구조를 갖습니다. 각 cell이 직렬로 연결되어 random-access가 불가능하고 각 cell에서 순차적으로 데이터를 읽어냅니다. 따라서 데이터 read 속도가 느리지만 메모리 블록이 여러 page로 나누어져 있어 program/erase 속도가 빠릅니다. 또한, 4F²의 작은 면적으로 인해 집적화에 유리한 특징을 갖습니다.

반대로 NOR flash는 각 셀이 병렬로 연결된 구조를 갖습니다. 따라서 read 시 random-access가 가능합니다. 그러므로 read 동작 시 NAND flash보다 빠르다는 장점을 갖지만, program, erase 시에는 random-access가 불가능해 속도가 느리다는 특징이 있습니다. 또한 병렬 연결로 인해 각 cell을 개별적으로 접근하기 위한 전극이 필요하기 때문에 더 넓은 면적을 차지 한다는 단점이 있습니다.

Flash memory의 동작에 대해서는 아래에서 더 자세히 설명하겠습니다. 여기에서 중요한 것은 NAND flash는 flash memory cell을 직렬로 연결한 것이고, NOR flash는 병렬로 연결했다는 것입니다. 또한 NOR flash memory는 거의 쓰이지 않고 주로 NAND flash memory를 사용하기 때문에 아래부터는 NAND flash를 기준으로 설명하도록 하겠습니다.

 

NAND flash array의 구조를 살펴보겠습니다. 위에서 설명한대로 NAND flash 는 flash memory cell들이 직렬로 연결되어 있고 이러한 string들이 모여서 NAND flash array를 이루게 됩니다.

Page: 하나의 WL에 연결된 cell들의 집합으로, program 동작의 최소 단위입니다. 16/32 cell의 gate가 한 WL에 병렬 연결된 것을 의미합니다.

String: SSL (String Select) Tr과 GSL (Ground Select) Tr 및 flash memory cell들이 직렬로 연결되어 있는 단위입니다. SSL Tr은 모든 block을 공유하는 BL에서 특정 string과 연결해주는 스위치이고, GSL Tr은 해당 string을 접지에 연결되어 있는 소스 라인과 연결시켜주는 스위치 입니다. String은 read의 최소 단위로, 32/64 cell이 직렬로 연결되어 있습니다.

Block: Erase는 기판에 전압을 가하는 방식으로 행해지기 때문에, erase의 최소 단위는 block에 해당합니다. 소거를 하지 않아야 되는 block은 전기적/물리적으로 격리되어 있습니다. 64/128 page가 한 block에 존재합니다.

 

 

다음은 본격적으로 NAND flash의 동작 원리를 살펴보겠습니다.

먼저 flash memory cell 단위의 동작 원리를 기반으로 설명드리도록 하겠습니다.

메모리의 기본 동작은 write, read로 나뉘는데요, write은 데이터를 저장소에 저장하는 program과 소거하는 erase로 나뉩니다. Write 동작은 TOX에서 발생하는 FN (Fowler-Nordheim) tunneling을 통해 이뤄집니다. 또한 flash memory는 전하가 FG에 있을 때를 '0', 전하가 없는 경우를 '1'로 인식합니다.

 

① Write - program '0'

Program 동작에서는 source/drain 및 기판을 모두 접지 (0 V)한 상태에서 CG에 높은 양전압을 가해줍니다. 그러면 p-sub에 있던 전자가 band bending에 의해 얇아진 oxide를 tunneling하는 FN tunneling에 의해 FG로 이동하게 됩니다.

 

② Write - erase '1'

반대로 erase 시에는 기판에 20 V 정도의 양전압을 인가해 FN tunneling에 의해 FG의 전자가 p-sub으로 tunneling되도록 합니다. 이때 게이트에 -20 V를 인가해도 되지만, 회로 측면에서는 -20 ~ +20 V 총 40 V를 생성하는 power source를 설계해야되기 때문에 p-sub에 20 V를 인가하는 것이 유리합니다. 따라서 erase 동작은 기판이 공통적으로 묶여있는 block 단위로 진행됩니다.

참고로 erase 동작 시 source/drain은 floating 상태입니다.

 

③ Read

왼쪽의 그림은 program, erase 후 I_D - V_G 곡선입니다. Program 이후에는 FG에 전자가 채워져 있어 이 전자들이 채널에 전자가 모이는 것을 방해합니다. Erase 된 상황과 같은 전압을 인가하면 (V_G) 채널에 전자가 덜 모이게 됩니다. 즉, 채널에 inversion layer를 형성하기 위해서 더 높은 V_G가 필요하게 됩니다. 따라서 V_TH가 올라가게 됩니다. Read 동작은 바로 이 원리를 이용하는 것입니다.

V_TH1과 V_TH2사이에 위치한 V_read를 인가하면 program 상태의 cell은 OFF상태 '0'가 되고, erase 상태의 셀은 ON 되어 (전류가 흘러) '1'이 됩니다. 

전체 메모리 셀의 V_TH 분포를 나타내면 오른쪽과 같은데요, 각 상태의 V_TH distribution 변동 폭이 좁을 수록 좋습니다.

 

위의 read 동작의 원리를 array로 적용해보면 다음과 같습니다.

읽으려는 cell에는 V_read (V_TH1 < V_read < V_TH2, ~ 0 V), 나머지 비선택 cell에는 program된 셀도 ON 될 수 있는 V_pass (>V_TH2, ~ 4.5 V)를 인가합니다.

선택된 cell이 erase된 상태라면 cell string을 통해 BL에 선충전된 전하가 방전되어 BL 전위가 감소하게 됩니다. 반대로 program 상태라면 선택 cell이 OFF 되어 BL에서 선충전된 전하가 거의 방전되지 않습니다. 따라서 V_BL에 따라 '0'과 '1'을 판단할 수 있게 됩니다.

 

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Flash memory는 비휘발성 특성과 대용량, 저렴한 가격으로 널리 사용되고 있습니다. 높은 용량을 가질 수 있었던 방법은 하나의 cell에 여러 비트를 저장하는 것이었습니다. CG에 인가되는 전압을 세분화하여 FG에 저장할 수 있는 전자의 수를 세밀하게 제어하는 것인데요.

SK하이닉스 뉴스룸

전자의 유무에 따라 '0'과 '1'을 구분했던 것에서 전자의 개수에 따라 V_TH 분포를 더욱 세밀하게 나누어 '00', '01', '10', '11'의 4가지 상태 (2 bit)을 저장하는 Multi Level Cell (MLC)을 사용하였고, 여기서 발전하여 '000' ~ '111'의 8 가지 상태 (3 bit), '0000' ~ '1111'의 16 가지 상태 (4 bit)를 저장하는 Triple Level Cell (TLC), Quadruple Level Cell (QLC)가 되었습니다.

 

SK하이닉스 뉴스룸

이렇게 QLC로 갈수록 V_TH 분포를 세밀하게 제어해야 했습니다. 이때 문제점은 미세화가 진행되면서 V_TH 분포가 서로 겹치거나 변화가 발생할 수 있어 신뢰성 문제가 발생할 수 있습니다. SCE에 의해 V_TH가 변동하면 각 state를 명확하게 구분하지 못하는 error가 발생할 수 있습니다.

정리하자면, 한 cell에 많은 bit를 저장할수록 동일 면적 대비 용량이 증가하고 비용은 감소합니다. 하지만 속도가 느려지고 신뢰성에 이슈가 발생하게 됩니다.

 

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NAND flash의 한계

FG flash memory는 scaling down을 통해 1x nm 노드 수준까지 공정이 유지되었습니다. 하지만 FG flash memory 에는 한계가 존재합니다.

(1) 공정 측면

① Photo 공정 및 공정 장비 한계

더 미세화된 선폭을 구현하는 데 어려움이 존재합니다. 이를 극복하기 위해 액침 불화 아르곤 (ArF immersion, ArFi; photo 공정 시 매질을 물로 선택하여 NA를 높여 해상도를 높이는 방식) 노광, multi-patterning 등을 사용하였지만 한계가 존재합니다. EUV를 도입하면 비용이나 공정 난이도가 증가하는 문제가 있습니다.

② 배선의 기생 저항 및 기생 정전용량 증가

배선 선폭, 배선 간 간격이 좁아짐에 따라 기생 저항, 기생 정전용량이 증가하여 RC delay가 증가하는 문제가 있습니다.

이를 개성하기 위해서 저저항 배선, 저유전체 IMD (Inter-Metal Dielectric) 절연체를 사용하고 있습니다.

또한 WL (poly-Si → WSi → CoSi → W), BL (W → Al → Cu), space 영역 절연체 (Nitride → Oxide → 다공성 저유전체 → Air-gap) 등 물질의 변화도 주고 있습니다.

 

(2) 소자 측면

① FG 내 전자 개수 감소

Scaling down에 따라 FG 내에 저장할 수 있는 전체 전자 수와 프로그래밍에 필요한 최소 전자 수 (임계 전자수)가 모두 감소하게 됩니다. 이렇게 되면 동일 전하 변화량에 대해 V_TH 변화가 커지게 되어 소자의 신뢰성이 감소하게 됩니다.

② 인접 cell 간 누설 전류

Scaling down에 따라 소자 간 수평 간격이 감소하면서 인접한 CG간, 또는 FG 간 누설 전류와 breakdown 문제가 발생합니다. 이를 극복하기 위해 소자 사이 절연막을 저유전체 (low-k)나 빈 공간 (air-gap)으로 형성하는 방법을 사용하기도 하지만 여전히 한계가 존재합니다.

③ Cell 간 간섭 현상

이웃 소자와 간격이 감소하면 아래 그림과 같이 이웃한 cell의 CG와 FG에 의해 기생 정전 용량이 발생하게 되고 이는 cell 내 전하에 영향을 주게 됩니다. 셀 간 coupling capacitance는 V_TH 분포의 변동 등의 간섭 현상을 발생시킵니다. 이러한 현상을 "Cross-talk"이라고 합니다. 

이를 극복하기 위해서 FG 간 간격을 최대한 확보하고 cell들 사이를 저유전체 및 air-gap으로 채우는 방법 및 FG의 두께를 줄이는 방법 등이 사용되었습니다.

그 이후에는 FG를 charge trap layer로 대체하는 방식이 도입되었습니다.

이러한 flash memory를 Charge Trap Flash, CTF라고 하고, FG는 도핑된 poly-Si를 저장소로 사용하지만 이를 절연체인 Si₃N₄, silicon nitride로 대체한 소자입니다. 

FG flash memory cell에서는 poly-Si 전도대역에 자유전자 형태로 전하가 저장되었지만 CTF에서는 Si₃N₄의 bandgap 내 trap site에 전자가 붙잡히는 형태입니다. 또한 IPD는 통상 ONO을 사용하는데 CTF는 이 층을 Blocking Oxide, BOX라고 하고 high-k 물질을 사용합니다.

 

CTF의 장점은 다음과 같습니다.

(1) 공정적 측면

FG flash memory에서는 gate coupling ratio를 충분히 확보해야 V_TH이 매우 커지는 것을 방지할 수 있었는데요, 따라서 FG의 poly-Si을 두껍게 만들어 유효 면적을 넓혀 C_IPD를 늘렸습니다.

하지만 CTF에서는 SiN 층이 너무 두꺼우면 전자를 무작위로 포획하는 특성에 의해 오동작을 일으킬 수 있어 적당히 얇게 만들어야 합니다. 따라서 수직적인 방면에서 소자의 크기를 축소할 수 있다는 장점이 있습니다.

또한 FG는 도체이기 때문에 인접 cell과 FG를 분리해야 합니다. 하지만 CTF의 SiN는 부도체이기 때문에 셀 간 분리 과정을 생략할 수 있습니다. 

정리하자면 CTF는 FG 대비 두께를 80%가량 줄일 수 있으며 공정도 단순화가 가능합니다.

 

(2) 소자적 측면

FG를 부도체로 바꿈으로써 셀 간 간섭을 없앨 수 있습니다. 또한 SiN 층은 도체인 FG에 비해 누설 전류를 줄일 수 있습니다. 따라서 TOX의 두께도 상대적으로 얇게 가져갈 수 있었고 그러면 TOX에 포획되는 전자 수를 줄일 수 있어 TOX의 열화를 방지할 수 있습니다. (P/E endurance 개선)

또한 insulator 층으로 기생 cap의 성분을 줄여 CG의 구동력을 높일 수 있다는 장점이 있습니다.

이러한 장점으로 CTF는 2006년부터 도입되어 적용되고 있습니다.

 

CTF의 단점은 erase 시 SiN층에서 전자를 빼내는 것이 어렵다는 점이 있습니다. 따라서 의도적으로 기판에서 SiN 층으로 정공을 주입하는 과정이 동반되기도 합니다.

 

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다음은 NAND flash가 발전하여 3D NAND flash가 된 것에 대해 설명하도록 하겠습니다.

3D NAND flash는 2D NAND flash를 90˚ 회전시켜 쌓은 형태입니다. 3D NAND에서는 채널 주위로 층층의 CG가 감싸고 있는 원통형의 모습입니다. 2D cell에서는 집적도를 높이기 위해 수평적인 면적을 줄이는 데 집중했다면 3D cell에서는 층 수를 증가시켜 집적도를 높이고 있습니다.

쌓는 층의 간격을 조절하기 용이하기 때문에 집적도는 키우고 셀 간 간섭은 줄일 수 있습니다. 하지만 증착 공정 , 식각 공정의 난이도가 증가한다는 단점이 있습니다.

 

다음은 3D NAND의 공정 과정을 간단하게 살펴보겠습니다.

 

a) SiO₂ - SiN deposition

SiN은 charge trap layer가 아닌 게이트 영역을 선점하는 부분으로, sacrificial layer라고 합니다.

SiO₂ 층을 통해 셀 간 간격을 결정하게 되는 부분입니다.

b) Etch hole

채널 형성을 위한 hole을 형성하는 과정으로, 층수가 증가할수록 높은 종횡비를 갖는 hole을 식각해야 한다는 어려움이 존재합니다.

c) poly-Si 증착

Hole 측면을 따라 수직 채널을 형성하는 poly-Si을 증착합니다. Poly-Si의 grain boundary 면적이 크면 이동도가 감소하기 때문에 채널 영역을 최소화하여 증착합니다.

d) Gap-fill

비어있는 원통의 가운데를 절연체인 SiO₂로 채우는 단계로, 이렇게 형성된 구조를 macaroni 구조라고 합니다.

e) Etch slits

각 CG에 연결되는 WL을 배치하기 위해 Slit을 식각하는 단계입니다.

f) Remove SiN

높은 SiN/SiO₂ 선택비를 보이는 인산을 이용해 SiN을 식각하는 단계입니다. WL에 연결될 CG 영역을 확보하는 과정입니다.

g) TOX 증착

h) SiN 증착 (charge trap layer)

i) BOX 증착

주로 high-k dielectric을 증착합니다.

j) CG (WL) metal 증착

TiN이나 TaN로 게이트 전극을 형성하고, 그 위를 W로 채우는 단계입니다.

k) 인접 수직 cell 간 분리

Slit 영역 metal gate와 BOX를 식각합니다.

 

여기서 중요한 개념은 "채널 홀"이라는 것인데요, 채널 홀은 말 그대로 SiN/SiO₂ 층을 원통형으로 뚫어 채널을 형성한 것으로,  2019년 양산된 삼성전자의 128단 V-NAND의 경우 6억 7000만 개의 채널 홀이 존재한다고 합니다.

이러한 3D NAND 구조에서는 GAA구조로 TOX는 작은 반경을 가져 높은 전기장 하에 놓이고, BOX는 반경이 상대적으로 커 낮은 전기장 하에 놓이게 되는데요, 이는 P/E 효율을 높이고 동작 전압을 줄일 수 있는 유리한 구조입니다.

 

하지만 이런 3D NAND는 공정 상 구현에 어려움이 존재합니다.

단수가 높아질수록 맨 위부터 채널 홀을 일정하게 뚫는 etch가 어려워집니다.

CD variation, Bowing, Twisting, Incomplete etch 등의 오류가 발생합니다.

이를 해결하기 위해 "더블 스택"이 도입되었습니다.

200단 이상의 NAND flash에서 두 번 (더블)에 나눠서 구멍을 뚫고 결합하는 공정을 적용하는 것인데요, 400단 이상의 NAND를 개발하겠다는 움직임이 나오고 있으면서 트리플 스택을 도입하는 기업들도 있습니다.

하지만 이 방법은 공정 단계가 복잡해지고 비용과 시간이 증가한다는 단점도 존재합니다.

삼성전자는 24 4월 280~290단의 1Tb TLC 9세대 V낸드 양산을 시작했습니다. V낸드는 더블 스택 구조이고, SK하이닉스가 24년 11월 양산에 나선 321단 낸드는 트리플 스택 구조 입니다. 삼성전자도 400단대에서는 트리플 스택을 적용한다고 합니다.

 

추가적으로 SiO₂-SiN deposition시 막의 두께를 최대한 줄여보려는 시도도 계속되고 있습니다. 하지만 이런 경우에는 CG 두께 감소로 기생 저항이 증가하고 인접 셀 간 간섭이 증가할 수 있다는 문제점이 있습니다.

 

추가적으로 집적도를 높이기 위한 방법으로 사용되는 것은 PUC (Peri Under Cell, SK하이닉스), COP (Cell on Peri, 삼성전자)입니다. (같은 개념인데 이름만 다른 것)

이는 Cell side에 위치했던 주변회로부 (periphery)를 cell 아래로 제조해 공간의 효율성을 늘리는 방식입니다. Peri를 제작한 후 위에 cell을 제작하는 방식을 사용하거나, peri와 cell 공정을 따로 제작해 하나로 붙이는 '본딩'의 방법도 있습니다.

 

 

 

이외에도 NAND의 단점을 극복하기 위한 여러가지 방법이 있습니다.

NAND는 TOX의 열화로 인해 수명이 제한적이라는 단점을 가지고 있습니다. P/E가 반복되면 이로 인해 trap이 발생하게 되고 누설 전류가 증가하게 됩니다. 이렇게 되면 전자 저장량의 변화로 인해 신뢰성도 감소하게 됩니다.

이러한 영향은 SLC에서 TLC, QLC로 갈수록 커지게 됩니다.

따라서 소프트웨어적으로 이러한 문제를 극복하고자 하는 시도가 있습니다.

Flash 장치의 모든 block에 데이터를 균등하게 기록하는 Wear Leveling 방식인데요,

특정 block의 과도한 사용 방지를 통해 오류 및 데이터 손실을 줄입니다.

추가적으로 ECC (Error Check and Correct)을 통해 오류를 미리 검출하고 바로잡는 기술도 사용되고 있습니다.

 

차세대 NAND는 QLC를 넘어 하나의 cell에 5개 이상의 비트를 저장하고 더 높은 층수의 NAND를 쌓는 방식으로 발전될 것 같습니다.

 

참고

렛유인 한 권으로 끝내는 전공·직무 면접 반도체 이론편

https://www.sedaily.com/NewsView/22VGVKXH0B

[강해령의 하이엔드 테크] 3D 낸드 특집: 잘 봐, 언니들 '쌓기' 싸움이다! <1>

https://n.news.naver.com/article/011/0004001458

[강해령의 하이엔드 테크] 3D 낸드 특집: 잘 봐, 언니들 '쌓기' 싸움이다! <2>

 

다음 글에서는 차세대 메모리 소자들에 대해서 소개하도록 하겠습니다~